EDA技术实用教程(第二版) 教学课件 作者 潘松 黄继业 第2版 第9章_VHDL基本语句.pptVIP

【例9-31】 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY cntbuf IS PORT( Dir: IN STD_LOGIC; Clk,Clr,OE: IN STD_LOGIC; A,B: INOUT STD_LOGIC_VECTOR (0 to 1); Q: INOUT STD_LOGIC_VECTOR (3 downto 0) ); ATTRIBUTE PINNUM : STRING; ATTRIBUTE PINNUM OF Clk: signal is 1; ATTRIBUTE PINNUM OF Clr: signal is 2; ATTRIBUTE PINNUM OF Dir: signal is 3; ATTRIBUTE PINNUM OF OE: signal is 11; ATTRIBUTE PINNUM OF Q: signal is 17,16,15,14; END cntbuf; 习 题 9-1 进程有哪几种主要类型？不完全组合进程是由什么原因引起的？有什么特点？如何避免？ 9-2 给触发器复位的方法有哪两种？如果时钟进程中用了敏感信号表，哪种复位方法要求把复位信号放在敏感信号表中？ 9-3 用WITH_SELECT_WHEN语句描述4个16位至1个16位输出的4选1多路选择器。 9-4 为什么说一条并行赋值语句可以等效为一个进程？如果是这样的话，该语句怎样实现敏感信号的检测？ 9-5 下述VHDL代码的综合结果会有几个触发器或锁存器？ 习 题 程序1： architecture rtl of ex is signal a, b: std?logic?vector(3 downto 0); begin process(clk) begin if clk = 1 and clkevent then if q(3) /= 1 then q = a + b; end if; end if; end process; end rtl; 习 题 程序2： architecture rtl of ex is signal a, b: std?logic?vector(3 downto 0); begin process(clk) variable int: std?logic?vector(3 downto 0); begin if clk =1 and clkevent then if int(3) /= 1 then int := a + b ; q = int; end if; end if; end process; end rtl; 习 题 程序3： architecture rtl of ex is signal a, b，c, d, e: std?logic?vector(3 downto 0); begin process(c, d, e, en) begin if en =1 then a = c ; b = d; else a = e; end if; end process; end rtl; 习 题 9-6 比较CASE语句与WITH_SELECT语句，叙述它们的异同点。 9-7 将以下程序段转换为WHEN_ELSE语句： PROCESS (a，b，c，d) BEGIN IF a= 0 AND b=1 THEN next1 = 1101 ； ELSIF a=0 THEN next1 = d ； ELSIF b=1 THEN next1 = c ； ELSE Next1 = 1011 ； END IF； END PROCESS； 习 题 9-8 说明以下两程序有何不同，哪一电路更