EDA技术与CPLD FPGA开发应用简明教程 教学课件 作者 978 302 15639 0 第4章EDA课件.pptVIP

教学目标 教学重点 教学过程 了解常用EDA 工具软件 掌握Altera公司的MAX+PLUSⅡ的使用及利用原理图设计数字电路的方法. 掌握VHDL编程语言在EDA平台上的编辑、综合、仿真、适配、编程/下载和性能测试等常规操作技巧. 掌握原理图、VHDL混合设计技巧. MAX+PLUS II 能做什么? 其他功能 工程设计的构成 - 编译器可以直接读取某些顶层设计 EDIF网表文件 VHDL网表文件 Xilinx网表文件 使用图形编辑器将OrCAD编辑的原理图保存为.gdf文件 编译器的输入和输出文件 设计输入总结 4.1.2 常用的设计输入方法 1. 图形设计输入 2. 文本编辑输入 3. 波形输入方式 4. 混合输入方式 4.1.3 MAX+PLUSⅡ的特点 1. 多平台 2. 开放的界面 3.设计与器件的结构无关 4.底层编辑方便形象 5. MAX+PLUSⅡ系统完全集成化 6.IP核丰富 4.1.4 MAX+PLUSⅡ的安装 4.1.4 MAX+plus II 安装 Max+Plus II 的安装 双击 MAX+PLUS II 图标 或在 开始 菜单内选择 MAX+PLUS II 项，开始运行 MAX+PLUS II Max+Plus II 的安装 第一次运行 MAX+PLUS II 时, 将会出现如下的窗口. 选择 ES site License 按钮. Max+Plus II 的安装 Max+Plus II 的安装 4.1.5 MAX+PLUS II软件组成 4.1.6 MAX+PLUS II的编辑规则 4.2 MAX+plus II操作指南 4.2.2 MAX+PLUS II原理图编辑流程 【例4.2.1】: 4-bit 计数器如图4-12所示 8 保存您的文件 9 指定项目名称 11.创建缺省（Default）符号 1.打开编译器窗口 2.选择一个器件 首先，您需要为项目指定一个器件系列，然后，您可以自己选择某个具体的器件，也可以让编译器在该器件系列内自动选择最适合您的项目的器件。 确定器件系列： 3.管脚分配 Altera 推荐让编译器自动为您的项目进行管脚分配。 但如果用户必须自己分配管脚，请按以下步骤进行: 4.选择一种全局逻辑综合方式 您可以为您的项目选择一种逻辑综合方式，以便在编译过程中指导编译器的逻辑综合模块的工作。 按以下步骤为您的项目选择一种逻辑综合方式： 5.对 MAX 器件进行多级综合 6.FLEX 器件的进位/级联链 进位链提供逻辑单元之间的非常快的向前进位功能。 利用级联链可以实现扇入很多的逻辑函数。 如选择FAST 综合方式，则进位/级联链选项自动有效。按如下步骤可人工选择该选项是否有效： 7.设置定时要求 您可以对整个项目设定全局定时要求，如：传播延时,时钟到输出的延时,建立时间和时钟频率。 对于FLEX 8000, FLEX 10K and FLEX 6000 系列器件，定时要求的设置将会影响项目的编译。 按如下步骤设置定时要求： 8.准备编译 在 Processing 菜单下，有一些会对编译产生影响的选项。 最后，在编译器窗口中选择Start。在编译器编译您的项目期间，所有的信息，错误和警告将在自动打开的信息处理窗口中显示出来。如果有错误发生，选中该错误信息，然后按下locate按钮，您将找到该错误在设计文件中所处的位置。 4.2.5 设计项目的校验 4.2.6 器件编程 按下Configure或Program按钮，ByteBlaster将把.sof或.pof文件中的数据配置到器件中。 （2）FLEX链在系统编程操作步骤如下： 在FLEX菜单中打开Multi-Device FLEX Chain 并选择Multi-Device FLEX Chain Setue项，建立多器件的FLEX链 。其他步骤与（1）相同。 3） 通过 JTAG 实现在系统编程 一个编程目标文件(.pof)可以通过 ByteBlaster 直接编程到器件中。 1) 编译一个项目，MAX+PLUS II 编译器将自动产生用于MAX器件的编程目标文件 2) 将 ByteBlaster电缆的一端与微机的并行口相连，另一端10针阴级头与装有可编程逻辑器件的PCB板上的阳极头插座相连。该 PCB板还必须为ByteBlaster电缆提供电源。 选择菜单“Assign”→“Pin/Location/Chip…”弹出一个对话框来设置引脚。在“Node Name”右边的文本框中输入引脚名。注意，引脚必须一个一个地确定。在“Pin”右边的下拉栏中选择芯片引脚号，然后按