EDA技术与应用 教学课件 作者 陈海宴 第5章 Verilog设计的层次与常用模块设计.pptVIP

5.6.4 串并转换器 现在很多高速传输接口都是以串行的方式实现的，如PCI-Express，USB等，需要进行串行到并行的转换。 以4位串-并转换器为例，介绍串-并转换器的设计方法。 5.7 加法器设计 实现加法运算有以下常用方法。 1)并行加法器 2)流水线加法器 5.7.1 并行加法器 5.7.2 流水线加法器 5.8 乘法器设计 使用并行乘法器、查找表方法 5.8.1 并行乘法器 并行乘法器是纯组合类型的乘法器，完全由逻辑门实现。Verilog语言支持乘法运算，有乘法操作符，因此用Verilog语言设计并行乘法器非常简单，只需要一条语句即可实现乘法运算。 5.8.2 查找表乘法器 在小型查找表的基础上结合加法器可以构成位数较高的乘法器。例如8位乘法器Y=a*b可以分解成两个半字节，其中a=AI*24+AII，b=BI*24+BII。由此，乘式可写成： Y=（AI*24+AII）*（BI*24+BII） = AI * BI *28 + AII * BI * 24 + AI * BII * 24 + AII * BII 5.9 乘累加器设计 大部分数字信号处理（DSP）应用，如滤波器、FFT、卷积等，都要求一系列连续乘积的累加操作。为了实现这个累加，在乘法数的输出端需要一个加法/减法单元和一个称为累加器的附加累加器。 5.10 本章小结 本章介绍了Verilog HDL 设计层次和行为描述、数据流描述和结构描述方式。对基本组合逻辑电路进行了行为级描述，并进行了仿真。对基本时序逻辑电路进行了行为级描述、并进行了仿真。通过对这些常用模块学习可以为今后学习打下坚实的基础。 5.11 习题 1 设计一个可预置的16进制计数器，并仿真。 2 设计一个“1011”序列检测器，并仿真。 3 设计并实现一个一位全加器，并仿真。 4 设计并实现一个通用加法器，其位数可根据需要任意设定，并仿真。 5 设计并实现一个4位二进制码转换成BCD码的转换器，并仿真。 6 设计一个8线—3线优先编码器，要求分别用case语句和if语句来实现并比较这两种方式，并仿真。 7 设计含异步清0、同步加载与时钟使能的计数器，并仿真。 8 用Verilog设计一个功能类似74LS160的计数器，并仿真。 9 设计一个以异步置位/复位控制端口的上升沿JK触发器，并仿真。 10 设计一个有置数端的可变模计数器。 11 设计一个序列信号发生器。 5.5.6 3线—8线译码器 5.5.7 BCD—七段显示译码器 5.5.8 2选1数据选择器 5.5.9 4选1数据选择器 5.5.10 数值比较器 5.5.11 总线缓冲器 5.6 基本时序电路设计 若任一时刻的输出信号不仅取决于当时的输入信号，而且还取决于电路原来的状态。具备这种逻辑功能特点的电路称为时序逻辑电路 ，简称时序电路。 5.6.1 触发器 根据沿触发、复位和置位方式的不同，触发器可以有多种实现方式。以异步置位/复位控制端口的上升沿D触发器为例，介绍D触发器的Verilog设计方法。 5.6.2 寄存器 以4位寄存器为例，介绍寄存器的设计方法，把多个D触发器的时钟端连接起来就可以构成一个存储多位二进制码的寄存器。 5.6.3 计数器 计数器是能够记忆输入脉冲个数的电路，也可用作时钟分频、信号定时、地址发生器、产生节拍脉冲和进行数字运算等。 第5章 Verilog设计的层次与常用模块设计 5.1 Verilog设计的层次 Verilog HDL是一种进行数字系统逻辑设计的语言，用Verilog语言描述的电路设计就是该电路的Verilog HDL模型，也称为“模块”。被建模的数字系统对象的复杂性可以介于开关级电路、简单的门（如库单元描述）和完整的复杂电子数字系统（如CPU）之间。 这些抽象的级别一般分为五级： 系统级（system—level） 算法级（algorithm—level） 寄存器传输级（register Transfer Level，RTL） 门级（gate—level） 开关级（switch—level） Verilog允许设计者用三种方式来描述逻辑电路： （1）行为描述 （2）数据流描述 （3）结构描述 5.2 行为描述 行为级建模常常用于复杂数字逻辑系统的顶层设计，通过行为级建模把一个大的系统分解为若干个较小的子系统，然后再将每个子系统用可综合风格的Verilog HDL模块加以描述。同时行为级建模还可以用来生成仿真激励信号，对已设计模块进行仿真验证。 5.3 数据流描述 数据流描述方式主要使用持续赋值语句，多用于描述组合逻辑电路，其格式为： assign # [延时量] 线网型变量名 ＝赋值表达式