可编程逻辑器件设计项目教程 教学课件 作者 高锐 项目四.pptVIP

项目四 数字钟综合设计  项目描述 项目分析 1、系统分频模块设计 2、功能选择模块设计 2、功能选择模块设计 8、数字钟扩展功能—闹钟功能设计 （3）闹钟报时模块设计 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity nzbs is port(en_buzzer:in std_logic; buzzer:in std_logic; clk1:in std_logic; clk1000:in std_logic; a_buzzer:out std_logic); end nzbs; architecture a of nzbs is begin process(en_buzzer) variable cont:integer range 0 to 19; begin if en_buzzer=1 then if buzzer=1 then if clk1event and clk1=1 then if cont19 then cont:=cont+1; a_buzzer=clk1000; else a_buzzer=0; end if; end if; else a_buzzer=0; cont:=0; end if; else a_buzzer=0; end if; end process; end a; 参考程序 功能仿真波形 选择Creata a new custom megafunction variation 定制一个新模块，单击Next按钮 常用时序逻辑电路设计实例—1、寄存器 例4-1 调用可参数化宏模块设计8位异步清零数码寄存器 二、任务四学习指导 新建jicunqi工程项目，并在原理图编辑界面下，选择菜单Tools→Mega Wizard Plug-In Manager。 选择 选择 选择 单击 输入设计文件存放的路径和文件名 单击 常用时序逻辑电路设计实例—1、寄存器 例4-1 调用可参数化宏模块设计8位异步清零数码寄存器 选择使用触发器数量为8 选择触发器类型为D触发器 单击 选中Clear，设定异步清零功能 单击 常用时序逻辑电路设计实例—1、寄存器 例4-1 调用可参数化宏模块设计8位异步清零数码寄存器 单击 选中产生网络列表 选择所要产生的文件类型，然后单击Finish按钮，完成jicunqi.vhd文件的建立 常用时序逻辑电路设计实例—1、寄存器 例4-1 调用可参数化宏模块设计8位异步清零数码寄存器 将生成的jicunqi.vhd设置成工程，编译通过后可以像调用普通元件一样进行调用 功能仿真波形 常用时序逻辑电路设计实例—1、寄存器 例4-3 8位串入/串出移位寄存器 library ieee; use ieee.std_logic_1164.all; entity 8shift is port(din,clk:in std_logic; dout:out std_logic); end 8shift; architecture a of 8shift is signal d:std_logic_vector(0 to 7); begin process(clk) begin if clkevent and clk=1 then d(0)=din; d(1 to 7)=d(0 to 6); end if; end process; dout=d(7); end a; 例4-4 使用系统已有的D触发器，利用generate语句设计8位串入/串出移位寄存器 library ieee; use ieee.std_logic_1164.all; entity shift8 is port(din,clk:in std_logic; dout:out std_logic); end shift8; architecture a of shift8