基于PDSOI+DTMOS低压低功耗镜像全加器的研究.pdfVIP

2005年il月 第十四届全国半导体集成电路、硅材料学术会议 珠海 基于PDSOIDTMOS低压低功耗镜像全加器 研究 毕津顺，海潮和 (中国科学院微电子研究所，北京100029) 一、 前言 随着移动通信的发展，通过降低工作电压来减少电路功耗的技术变得越来越重要。然 而，当工作电压降低到3X阈值电压以下的时候，电路的速度将明显降低。为此，工作电 压的降低必须伴随着阈值电压的减小。为了避免静态电流过大，从而导致静态电路功耗过 大和动态电路的逻辑错误，阈值电压的定义又不能过低。理想情况下，阈值电压不应低于 0．4Vul。为了将工作电压延伸到超低压领域(O．6V以下)，可以采用PDSOIDTMOS(Partially SOI Threshold Depleted MOS)技术。 Dynamic 加法是微处理器和DSP的常用算法操作，也是速度的限制因素之一。因此，应当对加 法器的速度和功耗进行优化。根据不同的设计抽象级别，可以从两方面来实现优化。一方 面，可以一位全加器为单元，对于整个加法器的体系结构进行设计。另一方面，可以从晶 体管级对一位全加器进行改善。本文采用后者，对基于PDSOIDTMOS低压低功耗镜像全加 器进行研究。镜像全加器最大的好处就是N-logic和P-logic完全对称，因此更容易绘 制电路图和版图。 二、PDSOI DTMOS器件特性 PDSOI DTNMOS栅体连接的剖面如图1所示。 它的工作原理是通过铝将栅和体短接，从而使体电 位跟随栅电位变化。当Vc。为高电平时，体源二极 管正向偏置，阈值电压减小；在V。。为低电平时， 体源二极管零偏或者反偏，阈值电压大于或等于 V阳，达到改善驱动能力和降低静态电流的目的。 本文中的器件设计采用0．25岫栅长，栅氧厚度 图l DTN珊IOS剖面图 为4．5nm，硅膜厚度为lOOnm，BOX层80nm。PMOS X X 沟道掺杂为4．7 lO”／cm3，阈值电压为一420mV；NMOS沟道掺杂为4．710…7／cm3，阈值电压 SOI 为420mV。(上面参数均参考BerkeleyGroup文献心。) 为了避免体源寄生二极管的开启，DTMOS工作的电源电压不应超过O．6V。当栅电位 变化到一287mv。NMOS和PMOS的阈值电压显示出很好的对称性。但是值得说明的是，获得 s=OV时，它的阈值电 这个较小的阈值电压并没有以增大静态电流为代价。因为当Vcs=Ve 压为Vto PDSOI PDSOI DTMOS和body—groundMOS相比，均能有效的抑制Kink效应的产生。 但是，DTMOS较之body-groundMOS有着更加优秀的亚阈值特性和开态电流，如图2和图 NMOS亚阈值斜率却 3所示。室温下，DTNMOS的亚阈值斜率为61mY／dec，而body-ground 为80mY／dec．VGs=VDs=0．6V时，10N(DTNMOS)／10N(body—ground PMOS)=4．2。 IoN(body—ground 2005年11月 第十四届全国半导体集成电路、硅材料学术会议 珠海 图2 W／L=2．5／0．25VDS=0．1V NMOS亚阈值特性比较 body—ground和DT 喜 墨 (a)