TMS320C54X DSP原理及应用 第二版 教学课件 作者 乔瑞萍 第1 4章 第2章.pptVIP

第2章 TMS320C54x的CPU结构 和存储器配置 2.1 TMS320C54x DSP的结构2.1.1 TMS320C54x DSP的基本结构　　图2-1和图2-2给出了TMS320C54x的两种结构框图。 图2-1 TMS320C54x的组成框图 图2-2 TMS320C54x的功能框图 　　TMS320C54x是16位定点DSP。TMS320C54x的中央处理单元(CPU)具有改进的哈佛结构、低功耗设计和高度并行性等特点。使用TMS320C54x的专用硬件逻辑的CPU，再配以按照用户需要所选择的片内存储器和片内外设，可组成用户的ASIC(Application Specific Integrated Circuit，专用集成电路)以应用于电子产品的不同领域。 2.1.2 TMS320C54x DSP的主要特点　　TMS320C54x系列定点DSP芯片共享同样的CPU内核和总线结构，但每一种器件片内存储器的配置和片内外设不尽相同。表2-1提供了TMS320C54x系列基本配置汇总。 　　TMS320C54x的主要特征如下：　　(1) ?CPU(中央处理单元)利用其专用的硬件逻辑和高度并行性提高芯片的处理性能。　　? ?1条程序总线、3条数据总线和4条地址总线组成的改进型哈佛结构，提供了更快的速度和更高的灵活性。　　? 40bit的算术逻辑单元(ALU)包括40?bit的桶形移位器和两个独立的40bit累加器A、B。 　　? 17×17bit并行乘法单元和专用的40bit加法器用于无等待状态的单周期乘/累加操作。　　? 比较、选择和存储单元(CSSU)能够完成维特比(Viterbi，通信中的一种编码方式)的加法/比较/选择操作。 　　? 指数编码器可以在单周期内对40bit累加器进行指数运算。　　? 两个地址发生器包括8个辅助寄存器(AR0～AR7)和两个辅助寄存器算术运算单元(ARAU0、ARAU1)。　　? TMS320C5420还包括一个双CPU的结构。 　　(2) 存储器具有192 K字可寻址存储空间(包括64 K字程序存储空间、64 K字数据存储空间和64 K字I/O空间)。其中，TMS320C548、TMS320C549、TMS320C5402、TMS320C5410和TMS320C5420的程序存储空间还可以扩展到8?M字。　　片内存储器配置因型而异。 　　(3) 高度专业化的指令集能够快速地实现算法并用于高级语言编程优化。其包括：　　? 单指令重复和块指令重复。　　? 用于更好地管理程序存储器和数据存储器的块移动指令。　　? ?32位长整数操作指令。　　? 指令同时读取2或3个操作数。　　? 并行存储和加载的算术指令。　　? 条件存储指令。　　? 快速中断返回。 　　(4) 片内外设和专用电路采用模块化的结构设计，可以快速地推出新的系列产品。其包括：　　? 可编程软件等待状态发生器。　　? 可编程分区转换逻辑电路。　　? 可使用内部振荡源或外部振荡源的锁相环(PLL)时钟发生器。当使用外部振荡源时，内部允许使用多个值对芯片倍频。 　　? 外部总线接口可以禁止或允许外部数据总线、地址总线和控制线的输出。　　? 数据总线支持总线挂起的特征。　　? 可编程定时器。　　? 8bit并行主机接口(HPI)。　　? 串行口：全双工串口(支持8bit或16bit数据传送)、时分多路(TDM)串口和缓冲(BSP)串口。 　　(5) TMS320C54x执行单周期定点指令的时间为25/20/15/12.5/10?ns，每秒指令数为40/66/100?MIPS。　　(6) TMS320C54x电源由IDLE1、IDLE2和IDLE3功耗下降指令控制功耗，以便DSP工作在节电模式下，使之更适合于手机。其控制CLKOUT引脚的输出，省功耗。　　(7) 在片仿真接口、片上的JTAG接口符合IEEE1149.1边界扫描逻辑接口标准，可与主机连接，用于芯片的仿真和测试。 2.2 TMS320C54x的总线结构　　TMS320C54x DSP片内由8组16bit总线(1组程序总线、3组数据线和4组地址总线)构成。程序总线(PB)传送从程序存储器装载的指令代码和立即数。 　　TMS320C54x还有一组双向的片内总线用于访问片内外设，这组总线轮流使用DB和EB与CPU连接。访问者使用这组总线进行读/写操作需要两个或更多的周期，具体所需周期数取决于片内外设的结构。表格2-2总结了总线访问类型。 　　　　2.3 TMS320C54x的CPU结构　　T