超薄Si-%2c3-N-%2c4-%2fSiO-%2c2-(N%2fO)+stack栅介质与器件研究.pdfVIP

超薄Si 林钢徐秋霞 (中国科学院微电子所北京100029) Oxide 摘要：成功制各出EOT(Equivalent 质。研究结果表明，同样EOT的N／Ostack栅介质和纯si皿栅介质比较，前者在栅隧穿漏电流，可靠性等方面都远 优于后者．在此基础上，我们采用N／Ostack栅介质制备出栅妊为0．12um的性能优良的CWOS器件。 前言 随着集成电路特征尺寸不断减小，作为传统cM0s器件核心的SiO：栅介质厚度也随之减薄，由 此带来的问题是栅隧穿电流的急剧增大和杂质穿透栅介质进入硅衬底(主要是B穿透)【I】【2】。这 两个问题会严重影响cM0s器件的性能，甚至使器件失效。 Si。N．材料因为有较高的介电常数和很好的抗杂质穿透能力受到研究者的关注，已经有报道利用 JVD(JetVapor 02 然而直接采用Si。N．作为栅介质的突出问题的是，si小．材料和衬底si之间界面的性质远不如si ofinterface 和衬底Si之间的界面，前者的界面陷阱密度(density traps)和边界陷阱密度 of (densityborder traps)都远高于后者，这会对器件特性产生严重影响。为了解决这个问题， 有人提出了N／O(Si 层，克服了Si，N。和衬底Si之间界面差的矛盾，同时保持了Si3N。的优良特性。 目前文献中报道的N／o(Si3NJSi晚)stack结构中Si Plasma Enhanced oxide thickness)为2．1nm的超薄N／0stack栅介质，并详细研究了其特性。 实验 采用标准的cM0s工艺，主要流程如下： zz二SLOCOSN膏 aW底(Im)昌向 [=二：超薄sio揖冲层+趣薄sbN层 0 背面金属化：二]Ti_sak-k =]制作多昌睦电壤。BFzI主A 层采用LPCVD方法制备(图1给出了我们制备的N／O 化物来减小掺杂多晶硅栅的串联电阻；采用背面金属化来减小测量时的接触电阻。为了确定EOT， 我们首先测量电容样品的C-V曲线，然届将测量的c—v结果与加州大学伯克利分校开发的电容一电 压模拟器(QMCV 和过程中考虑了量子机械效应和多晶硅耗尽效应。为了对比试验，我仃J用热氧化生长的方法制备了 纯SiO：栅介质电容(除栅介质的生长外，流程与s／ostack一致)，对应的EOT为2．Inm。 超薄N／O(si。N4／SiO：)stack栅介质特性研究 1．栅隧穿漏电流，Ig_Vg特性 栅压一F，N／O 215 差达到2—3个数量级；随着栅压升高，隧穿漏电流的差缩小，但也保持在一个数量级左右。 N／O stack结构的物 stack结构堕宝漏电流小的原因可以归结为在具有同样EOT的条件下，N／O 理厚度更厚，从而隧穿渔电流较小；另一方面，N／Ostack的缓冲氧层是采用注氮再氧化方法制备 的氮化氧化硅薄膜，它与衬底si之间的界面特性优于纯SiO：／Si的界面特性。 在图中的电流突变点，栅介质发生了永久击穿，再次进行Ig—vg测量时(图2中的after breakdown)电流急剧增大。 2．SILC特性 Induced 应力