设计工具及其流程.pptVIP

计数器的VHDL描述 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT4 IS PORT ( CLK : IN BIT ; Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)) ; END CNT4; ARCHITECTURE bhv OF CNT4 IS SIGNAL TMP : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS (CLK) BEGIN IF CLKEVENT AND CLK = 1 THEN TMP = TMP + 1 ; END IF; END PROCESS ; Q = TMP; END bhv; Quartus II概述 * A D Lab * 第2章EDA设计工具及其流程 EDA设计流程及其工具 本章首先介绍FPGA/CPLD开发和ASIC设计的流程，然后分别介绍与这些设计流程中各环节密切相关的EDA工具软件，最后就QuartusII、 MAX+PLUS II的基本情况作一简述。 原理图/VHDL文本编辑 综合 FPGA/CPLD 适配 FPGA/CPLD 编程下载 FPGA/CPLD 器件和电路系统 时序与功能 门级仿真 1、功能仿真 2、时序仿真 逻辑综合器 结构综合器 1、isp方式下载 2、JTAG方式下载 3、针对SRAM结构的配置 4、OTP器件编程 功能仿真 FPGA／CPLD设计流程 应用FPGA/CPLD的EDA开发流程: 设计输入(原理图／HDL文本编辑) 1. 图形输入 图形输入 原理图输入 状态图输入 波形图输入 2. HDL文本输入 这种方式与传统的计算机软件语言编辑输入基本一致。就是将使用了某种硬件描述语言(HDL)的电路设计文本，如VHDL或Verilog HDL的源程序，进行编辑输入。 可以说，应用HDL的文本输入方法克服了上述原理图输入法存在的所有弊端，为EDA技术的应用和发展打开了一个广阔的天地。 综合 把软件设计的HDL描述与硬件结构挂钩，将软件转化为硬件电路的关键步骤，文字描述与硬件实现的一座桥梁。 将设计者在EDA平台上编辑输入的HDL文本、原理图或状态图形描述，依据给定的硬件结构组件和约束控制条件进行编译、优化、转换和综合，最终获得门级电路甚至更底层的电路描述网表文件。 由此可见，综合器工作前，必须给定最后实现的硬件结构参数，它的功能就是将软件描述与给定的硬件结构用某种网表文件的方式对应起来，成为相应的映射关系。 适配 功能是将由综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件，如JEDEC、Jam格式的文件。适配所选定的目标器件(FPGA/CPLD芯片)必须属于原综合器指定的目标器件系列。 逻辑综合通过后必须利用适配器将综合后网表文件针对某一具体的目标器件进行逻辑映射操作，其中包括底层器件配置、逻辑分割、逻辑优化、逻辑布局布线操作。适配完成后可以利用适配所产生的仿真文件作精确的时序仿真，同时产生可用于编程的文件。 时序仿真与功能仿真 时序仿真 功能仿真 就是接近真实器件运行特性的仿真， 仿真文件中己包含了器件硬件特性参数， 因而，仿真精度高。 是直接对VHDL、原理图描述或其他 描述形式的逻辑功能进行测试模拟，以了解 其实现的功能是否满足原设计的要求的过程， 仿真过程不涉及任何具体器件的硬件特性。 仿真：让计算机根据一定的算法和仿真库对EDA设计进行模拟， 以验证设计。 编程下载 通常，将对CPLD的下载称为编程(Program)，对FPGA中的SRAM进行直接下载的方式称为配置(Configure) 。 FPGA与CPLD的辨别和分类主要是根据其结构特点和工作原理。通常的分类方法是： CPLD：以乘积项结构方式构成逻辑行为的器件，如Lattice的ispLSI系列、Xilinx的XC9500系列、Altera的MAX7000S系列和Lattice的Mach系列等。 FPGA：以查表法结构方式构成逻辑行为的器件，如Xilinx的SPARTAN系列、Altera的FLEX10K或ACEX1K系列等。 硬件测试 将含有载入了设计的FPGA或C