高频工作系统中时钟配电路设计.pdfVIP

爹薰溅氯 高频工作系统中时钟分配电路设计 The ofCIockD．str沁utionCi代uit Design forⅢgh-Frequency System 大连交通大学李峻 摘要：在25Ⅻz以上频率工作的数字系统中，时钟分配电路设计是一个非常重要的问题。本文介绍了高性能、高速时钟 分配电路的简化设计方法，并讨论了与时钟分配设计有关的技术问题。 关键词：时钟分配；偏移；PECL一1]阻 引言 情况。系统的时钟最大偏移量是最短 影响。在这个图中，CPU是一个数据源， 在一个理想的高频工作系统中， 的和最长的延迟路径之间的延迟时间 驱动一个接受器I，o器件。cPu把数据 所有需要输入时钟信号的集成电路管 差，时钟的偏移被定义为：在一对时钟 送到总线上，到达I／o器件并被接受。 脚，时钟信号应在同一时间准确地出 输入管脚上，到达的两个时钟信号边 在时钟到来之前，需要～个规定时间 现在每一个时钟信号管脚上，而时间 沿之间的时间差值。 tBS，CPu使总线上的数据有效。在时钟 差为零。在实际系统中，并不是每一个 在一个同步数字工作系统中，使 到来之后，还要÷个保持时间tBH，才 时钟输入管脚都能同时准确的出现脉 用了时钟信号的所有系统元件的动作 能使CPU保持数据有效。在时钟之前， 冲沿，因为从主时钟振荡器到各个时 都要协调一致，工作系统才会有正常 对于规定的时间dS，I，o器件要求数据 钟输入管脚在经过的路径上有差别， 的的时序。如果系统中集成电路的输 出现在它的输入端，并且在时钟之后， 时钟信号通过不同路径所用的时间也 入时钟管脚上到达的时钟信号出现了 也要一个保持时间，保持数据有效。时 就不一样，时钟信号的终点相对起点 偏移，就会给系统的正常工作带来意 限设计容限是要求在前面最小的规定 存在时间延迟。延迟时间是沿着每一 想不到的许多问题，时钟脉冲的相位 时间和后面的最小的保持时间之间， 条时钟路径来计算，每一条路径的延 差是在高速时钟分配的设计中出现许 超过这个时间数据是无效的。数据规 迟时间是不相等的，存在着时钟偏移 多问题的根源。对于工作在25MHZ以定的设计时限是(tBS．dS)，数据保持设 上的系统，时钟 计时限是(tBH．tIH)。 分配是一个重要 让我们分析I，o器件接收的时钟 的设计难题。 信号提前出现的情况，也就是图l中称 为I／o时钟。I／o时钟相对于CPU时钟 系统时钟 和总线上的数据源，I，o时钟是提前的。 偏移要求 I／o器件输入端的规定和保持窗口与它 时钟偏移是 的时钟是有关的，在图1中由于I，o时 高速时钟系统中 钟已经移动，I／o输入规定和保持窗口 重要的设计技术 提前了足够一个周期，总线上的数据 指标，如图1所 不再有效，违反了它的输入规定要求。 示，用时序图说 如果I／o器件时钟来迟了会出现类似的 明了时钟偏移的 情况，I／o时钟到达的太晚，也违反了 删哪．ecnchi响．com