高速PCB设计中的时序分析及仿真策略.pdfVIP

通讯与电视 高速PCB设计中的时序分析及仿真策略 李军 朱顺临 深圳市中兴通讯股份有限公司南京研发中心网络事业部(210012)秦洪密 华南理工大学吴效明 摘要： 详细讨论了在高速PCB设计中最常见的公共时钟同步(COMMON (souRcE 件平台上进行了信号完整性仿真及时序仿真，得出用于指导PCB布局、布线约束规则的过程及思路。 实践证实，在高速设计中进行正确的时序分析及仿真对保证高速PCB设计的质量和速度十分必要。 关键词： 公共时钟同步 源同步 信号完整性 时序 仿真一j芦0I、?B 在网络通汛领域，ATM交换机、核心路由器、千兆以 之问的传输时问以及同步准备时间都缩短，传输线上的 太网以及各种网关设备中，系统数据速率、时钟速率不 等效电容、电感也会对信号的数字转换产生延迟和畸 断提高，相应处理器的工作频率也越来越高；数据、语 变，再加上信号延时不匹配等因素，都会影响芯片的建 立和保持时间，导致芯片无法正确收发数据、系统无法 音、图像的传输速度已经远远高于500Mbps，数百兆乃 至数吉的背板也越来越普遍。数字系统速度的提高意味 正常工作。 着信号的升降时间尽可能短，由数字信号频率和边沿速 所谓公共时钟同步，是指在数据的传输过程中，总 率提高而产生的一系列高速设计问题也变得越来越突 线上的驱动端和接收端共享同一个时钟源，在同一个时 出。当信号的互连延迟大于边沿信号翻转时间的加％ 钟缓冲器(cLOcK 时，板上的信号导线就会呈现出传输线效应，这样的设 成数据的发送和接收。图1所示为一个典型的公共时钟 计就成为高速设计。高速问题的出现给硬件设计带来了 更大的挑战，有许多从逻辑角度看来正确的设计，如果 输出信号cLK_IN到达时钟分配器cL0cKBuFFER，经 cL0cK 在实际PcB设计中处理不当就会导致整个设计失败， BUFFER分配缓冲后发出两路同相时钟．一路是 这种情形在日益追求高速的网络通信领域更加明显。专 家预测，在未来的硬件电路设计开销方面，逻辑功能设 计的开销将大为缩减，而与高速设计相关的开销将占总 cLKB经乃hc。。。一段琶行时问(FuGHTT1ME)后到达 开销的80％甚至更多。高速问题已成为系统殴计能否成 功的重要因素之一。 因高速问题产生的信号过冲、下冲、反射、振铃、串 扰等将严重影响系统的正常时序，系统时序余量的减少 迫使人们关注影响数字波形时序和质量的各种现象。由 于速度的提高使时序变得苛刻时，无论事先对系统原理理 解得多么透彻．任何忽略和简化都可能给系统带来严重的 后果。在高速设计中，时序问题的影响更为关键，本文将专 门讨论高速设计中的时序分析及其仿真策略。 1公共时钟同步的时序分析及仿真 在高速数字电路中，数据的传输一般都通过时钟对 数据信号进行有序的收发控制。芯片只能按规定的时序 发送和接收数据．过长的信号延迟或信号延时匹配不当 都可能导致信号时序的违背和功能混乱。在低速系统 中，互连延迟和振铃等现象都可忽略不计，因为在这种 低速系统中信号有足够的时间达到稳定状态。但在高速 系统中，边沿速率加快、系统时钟速率上升，信号在器件 58 本刊投褊邮箱：ela@ncse．com．cn 《电子技术应用》2003年第8期 通讯与庖视 BuFFER产试电压y…。(或P眦)闽值的时间间隔，r∞删-n的大小与 在REcEIvER的输入端口上，利用cL0cK BuFFER特性、输 生的另一个时钟CLKA(经过的延时就是