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实验报告三 2012213611 马杨 实验十八 位同步提取实验 一、实验目的 1、掌握用滤波法提取位同步信号的原理及其对信息代码的要求。 2、掌握用数字锁相环提取位同步信号的原理及其对信息代码的要求。 3、掌握位同步器的同步建立时间、同步保持时间、位同步信号同步抖动等概念。 二、实验内容 1、观察滤波法提取位同步信号各观测点波形。 2 、观察数字锁相环的失锁状态和锁定状态。 3、观察数字锁相环锁定状态下位同步信号的相位抖动现象及相位抖动大小与固 有频差的关系。 4 、观察数字锁相环位同步器的同步保持时间与固有频差之间的关系。 三、实验器材 1、信号源模块 一块 2、⑥号模块 一块 3、⑦号模块 一块 4、20M双踪示波器 一台 四、实验原理 数字通信中，消息是一串相继的信号码元的序列，解调时常需要知道每个码 元的起止时刻。我们把接收端产生与接收码元的重复频率和相位一致的定时脉冲 序列的过程称为码元同步或位同步，而称这个定时脉冲序列为码元同步脉冲或位 同步脉冲。实现位同步的方法可分插入导频法和直接法两类。这两类方法有时也 分别称为外同步法和自同步法。 采用自同步法实现位同步首先会涉及两个问题：如果数字基带信号中确实含 有位同步信息，即信号功率谱中含有位同步离散谱，就可以直接用基本锁相环提 取出位同步信号，供抽样判决使用；如果数字基带信号功率谱中并不含有位定时 离散谱，怎样才能获得位同步信号。 1 本实验采用数字锁相法提取位同步时钟。 在接收端利用鉴频器比较接收码元和本地产生的位同步信号的相位，若两者 相位不一致，鉴相器就产生误差信号去调整位同步信号的相位。我们把采用锁相 环来提取位同步信号的方法称为锁相法。数字锁相环(DPLL)是一种相位反馈控制 系统，通常有三个组成模块：数字鉴相器、数字环路滤波器、数控振荡器。下面 对数字锁相环的各个组成模块的详细功能、内部结构及对外接口信号： ①超前－滞后型数字鉴相器 LL－DPD为二元鉴相器，在有效的相位比较结果中仅给出相位超前或相位滞 后两种相位误差极性，而相位误差的绝对大小固定不变。LL－DPD通常有两种实 现方式：微分型LL－DPD和积分型LL－DPD。积分型LL－DPD具有优良的抗干扰 性能，而它的结构和硬件实现都比较复杂。微分型LL－ DPD 虽然抗干扰能力不 如积分型LL－DPD，但是结构简单，硬件实现比较容易。本实验采用微分型LL －DPD，将环路抗噪声干扰的任务交给DLF模块负责。 图18-4 LL－DPD模块内部结构与对外接口信号 如图18-4所示，LL－DPD在ClkEst跳变沿处采样DataIn上的码值，寄存 在Mem 中。在ClkEst下降沿处再将它们对应送到两路异或逻辑中，判断出相位 误差信息并输出。图18-5显示了LL－DPD模块的仿真波形图。 图18-5 LL－DPD模块输入输出关系 2 ②数字环路滤波器(DLF) DLF用于滤除因随机噪声引起的相位抖动，并生成控制DCO 动作的控制指 令。本实验实现的DLF 内部结构及其对外接口信号如图18-6所示。 图18-6 DLF模块内部结构与对外接口信号 滤波功能用加减计数逻辑CntLgc实现，控制指令由比较逻辑CmpLgc生成。 在初始时刻，CntLgc被置初值M/2。随机噪声引起的LL－DPD相位误差输出由于 长时间保持同一极性的概率极小，在CntLgc 中会被相互抵消，而不会传到后级 模块中去，达到了去噪滤波的目的。 ③数控振荡器(DCO) DCO的主要功能是根据前级DLF模块输出的控制信号Deduct和Insert生成 本地估算时钟ClkEst，这一时钟信号即为DPLL恢复出来的位时钟。同时，DCO 还产生协调DPLL 内各模块工作的时钟，使它们能够协同动作。要完成上述功能， DCO 应有三个基本的组成部分：高