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VHDL硬件描述语言及其应用 －数字IC前端设计实例 讲授内容 数字IC设计中的前端设计内容 数字IC前端设计实例：UART 文档阶段 编码阶段 验证阶段 数字IC设计流程 数字IC前端设计的层次 前端设计可分3个阶段： 文档阶段：SPEC－设计文档 编码阶段：设计文档－HDL 代码 验证阶段：SPEC－验证平台－大量的验证 讲授内容 数字IC设计中的前端设计内容 数字集成电路前端设计实例：UART 文档阶段 编码阶段 验证阶段 数字集成电路前端设计实例：UART 数字集成电路前端设计实例：UART 实例：通用异步收发器UART APB外围总线的从设备 硬件流控制模式 ：CTSN/RTSN握手协议 采用的数据格式是8个数据位，1个可选的奇偶校验位以及1个停止位 文档阶段 SPEC－设计说明 定义接口：表格形式－接口一致性 子模块划分 子模块设计文档： 设计描述：子模块设计指导－设计文档 实现方法说明：流程图、状态图、时序图 寄存器描述 1.SPEC 模块功能： 数据接收功能 数据发送功能 波特率生成器 APB总线接口 数据流模式控制 …… 预期环境： APB总线 其他UART …… 1.SPEC UART数据发送功能描述 当UART发送器被使能可进行发送操作。其操作为将待发送8位数据转换成一个串行数据，按位时钟输出到发送器的串行输出端口上。在停止位发送完成后，如果没有新的数据传送到发送保持寄存器中，则发送器串行数据输出端保持高电平。数据发送完成置发送移位寄存器空标识位为1。 当有新数据传送到空的发送保持寄存器中时，发送重新开始，发送移位寄存器空标识位被清0。假如发送器被禁止，则它将继续工作直到当前数据被完全发送完成。此时发送保持寄存器不能够重新装载数据。 如果采用流控制方式，CTSN输入必须保持低电平，这样数据才能被发送。如果在发送过程中，被设置成高，移位寄存器中的数据被发送，完成后发送端保持不变直到CTSN被重新设置成0。 2.定义接口 APB接口： PSEL： 输入-- slave select PENABLE： 输入 -- strobe（选通脉冲） PADDR（7 downto 0）：输入-- address bus (byte) PWRITE： 输入 --write PWDATA（31 downto 0）：输入-- write data bus PRDATA （31 downto 0） ：输出-- read data bus UART接口： RXD： 输入 TXD： 输出 CTSN： 输入 RTSN： 输出 其他接口： IRQ： 输出 3.子模块划分 按功能划分 按层次划分 4.子模块设计文档：设计描述 例：数据发送子模块功能设计描述 输入信号： 发送时钟（txtick） ：由波特率发生部件产生的基准时钟*8得到的位时钟，高电平有效 发送器使能（TE）：高电平有效 发送器中断使能（TI）：高电平有效 奇偶校验选择（PS）：“0”表示偶校验，“1”表示奇校验 奇偶校验使能（PE）：高电平有效 流控制使能（FL）：高电平有效。 复位信号（rst）：高电平有效 输出信号： 发送移位寄存器空（TS）：说明发送移位寄存器中的数据已经发送完毕 发送保持寄存器空（TH）：说明先前的数据已经发送完毕，目前没有新的数据待发送。 数据发送输出端（TXD） 中断输出信号（IRQ） 4.子模块设计文档：设计描述 数据发送：UART发送器的使能位（TE）控制，高电平有效。 数据由发送保持寄存器（thold）传送到发送移位寄存器（tshift）中，并且将其转换成一个串行队列，输出到发送器的串行输出端口TXD上。它将自动在8位有效数据前添加开始位，并在数据后添加一位可选的奇偶校验位和一位停止位。在停止位发送完成后，如果没有新的数据传送到发送保持寄存器中，则发送器串行数据输出端保持高电平，并且设置发送移位寄存器空标识位（TSRE）为1。 当有新数据传送到发送保持寄存器中时，判断发送保持寄存器空标识位（THRE）是否为1，如果为1且TI＝1，则发出irq中断；如果TSRE＝0，则发送开始，TSRE被清除。假如发送器被禁止，则它将继续工作直到当前数据被完全发送完成。此时发送保持寄存器不能够重新装载数据。 流控制方式：CTSN输入必须保持低电平，这样数据才能被发送。如果在发送过程中，CTSN被设置成高，移位寄存器tshift中的数据被发送，完成后发送端保持高电平不变，直到CTSN被重新设置成0。 4.子模块设计文档：模块实现方法 数字IC＝数据通路＋控制逻辑 数据通路：寄存器提取；存储器？ 控制逻辑： 有限状态机：状态图，状态表…… 硬连逻辑：流程图，时序图…… 例：发送控制状态机 4.子模块设计文档：寄存器描述 寄