数字锁相环提取位同步信号的改进与实现.pdfVIP

工程实践及应用技术 doi：10．3969／j．issn．1003—3114．2015．01．20 引用格式 ：何文青，宋春林 ，董 航，等．数字锁相环提取位同步信号的改进与实现 [J]．无线电通信技术，2015，41(1)：74-76 数字锁相环提取位同步信号的改进与实现 何文青 ，宋春林。，董 航 ，周英华 (1．同济大学 电子与信息工程学院，上海200092； 2．上海无线 电设备研究所 ，上海 200090) 摘 要 ：传统的数字锁相环 电路通过相位 比较器控制添 ／扣 门调整分频器计数脉 冲从而调整相位 ，但每次仅 能调 整一步 。这 不能满足快速建立位 同步的要求且对相位调整 的步进也缺乏灵活性 。提 出了用可编程器件实现改进型数 字锁相环 的方案 ，使得相位 比较器在判决的同时计算 出分频器分频计数值误 差，并用得 出的误 差值去补偿分频器 的分 频计数值 。同时将分频 器、添 门和扣 门合并为一个可 以加载不 同模值 的可变模分频 器 ，解 决 了原来数字锁 相环位 同步 建立慢 的缺点。该方法通过 VHDL语 言实现 ，并在 Qua~usII上验证通过 ，实现 了位 同步信号的提取 。 关键词 ：位 同步 ；数字锁相环 ；可变模分频器 中图分类号：TN914．3 文献标识码 ：A 文章编号：1003—3114(2015)01—74-3 ImprovementandRealization ofExtraction ofBit-synchronization SignalbyDPLL HE Wen—qing ，SONG Chun—lin ，DONG Hang ，ZHOU Ying-hua (1．CollegeofElectronicandInformationEngineering，Ton~iUniversity，Shanghai200092，China； 2．ShanghaiResearchInstituteofRadioEquipment，Shanghai200090，China) Abstract：ThetraditionalDigitalPhaseLockLoop (DPLL)adjuststhephasebyphasecomparator，whichadjustscountpulseof frequencydividerthroughadd／deductgate，butitonlyadjustsonesteponce．Itcan’tsatisfytherequirementofquicklybuildingupbit synchronization，evenlacksflexibilityofphaseadjustment．Ascheme，thatadoptsprogrammabledevicetorealizeimprovementofDPLL， isproposed．Thephasecomparatorcountsouttheerrorofcountvalueofrfequencydivider，meanwhile，itdoesthejudgmentandusesthe errortocompensatethecountvalueofrfequencydivider．Frequencydivider，addgateanddeductgateareputtogetherin onemodule namedmodifiablerfequencydivider，which can load differentcountvalues．Withthescheme，theproblem，thatbitsynchronization is builtupslowlybytraditionalDPLL，issolved．TheimprovedDPLLisdesignedbyVHDL，andtestedontheplatform ofQuaausII．In thisway，thesignalofbitsynchronizationisextractedsuccessfully． Keywords：bitsynchronizati0