基于CPLD的循环冗余校验码的实现.pdfVIP

第 19 卷第 1 期 　　　　　　　　北华航天工业学院学报 Vol19 No 1 　2009 年 2 月 　　　　　　　 Journal of Nort h China Institute of Aerosp ace Engineering 　　　　　　　 　Feb 2009 　 基于 CPLD 的循环冗余校验码的实现 刘 培 培1 ,2 ( 1. 河北工业大学 , 天津 300 130 ; 2 . 北华航天工业学院 电子工程系 , 河北 廊坊 065000) 摘 　要 : 本文介绍了利用 V HDL 语言 , 在 MAXPL U S Ⅱ平台上 , 使用 CPLD 实现串行 、并行两种信源方式的 CRC 码的设计及其模型验证结果 。无论是串行 , 还是并行的信源要想实现 CRC 码设计必须建立校验 、纠错两个 模块 , 完成数据传输中的差错控制 。同时在用硬件实现 CRC 码传输的过程中 , 比较了串、并两种方式的优缺 点 。 关键词 : 循环冗余校验码 ; CPLD ; 差错控制 ; CRC ( ) 中图分类号 : TN9 1 　　　文献标识码 : A 　　　文章编号 : 1673 - 7938 2009 0 1 - 000 1 - 03 1 　用 VHDL 设计串行的 CRC 码传输过程 产生 m 序列的电路 , 即 4 级的线性反馈移位寄存 16 位 串行编码器对 2 个 8 位 的信息源进行 器 。其结构模型如图2 所示 : CRC 编码 ,并产生 32 位的输出结果 ,其中前 16 位 为输入 的信息位 , 后 16 位为 CRC 校验位 。串行 CRC 码传输过程的原理框图如图 1 所示 。 图2 　n = 4 的反馈移位寄存器的结构模型 1. 2 　计数器的设计 为了提高编码速率和设计方便 ,各个单元将采 用一个时钟 ,该 CRC 编码器成功输出 CRC 码的关 键在于该时钟计数器的控制 。信源码随着脉冲上升 沿的到来不断的输出 , 同时校验码也会在脉冲下升 沿到来的时候随着信源的输入而产生并输出。计数 图 1 　串行 CRC 码传输过程原理框图 器控制着带装载的移位寄存器 , 当 count = 15 的时 使用 CRC 校验方法通信时 ,发送方先计算待发 候计数器控制移位寄存器的装载信号 load = ’1’, 即 数据的校验码 ,然后将数据与校验码一起发出;接收 工作状态 。这时当下降沿来得时候 ,移位寄存器刚 方接收数据的同时进行循环冗余码的计算 ,并将计 好把 16 位信息码产生的校验码装载到寄存器中。 算结果与来自发送方的校验码相比较 ,如不相同 ,表 寄存器校验码的输出信道和信源码的输出信道都通 示传输过程中出现了错误 ,接收方必须通知发送方 向多路选择器 ,并且不断的输出信息 。这时要通过 再次发送该组数据 。 对计数器的控制 ,使多路寄存器在前 16 个脉冲的时 1. 1 　信息源的设计