高速数字串行加法器及其应用.pdfVIP

集成电路应甩 高速数字串行加法器及其应用 深圳南山区科技园中兴通讯Ic开发一部(518057)钟信潮 上海盛立亚光网络系统有限公司薛小刚 深圳南山区科技园中兴通讯3G开发(518057)王诚 摘 要：与传统加法器相比，数字串行加法器具有工作频率高、占用资源少、设计灵活等优点。介绍 了数字串行加法嚣的原理，说明了该加法器在FPGA上的实现要点及其在匹配滤波器设计中的应用。 关键词：加法器 位并行数字串行。PGA 匹配滤波器1rJ7房D 器完成并行一串行转换功能． 与传统DsP相比，定制DsP具有速度更高、设计灵 活、易丁更改等优点，常常应用于设汁方案和关键算法的 通过移位操作不断为加法器 B1 验证。 提供位宽为Ⅳ的操作数；con— ^l 在DsP运算中，加法足最常用的。常见的加法器是 trol信号指示了新采样周期 B0 位并行的(Bi【-parallel)，a：一个时钟周期内完成加法运的开始，此时ca唧清零；输出 Ao 算。其速度较高，占用的资源较多。但是，在很多应用 移位寄存器完成串行一并行 中，并不需要这么高的速度，而且希望减小资源消耗。这 转换，输出计算结果。 font 时可以采用数字串行(Di硝卜serial)加法器，利用多个时对于特定的输入字长，通 C 钟周期完成一个完整的加法运算，从而使占用的资源大 过选择不同的』v，可以实现 图lⅣ=2的数字串行加法器 幅度减少。为r使数字串行加法器具有更广泛的应用范 速度、面积不同的数字串行 围，设计的关键是委使电路达到尽可能高的工作频率，以 加法器：这样，设计者可以根据实际情况加以选择，提高 取得高的数据吞吐量 (Throughput)，从而满足系 统其它部分的速度要求。 B 1数宇串行加法器 在数字串行加法器巾， C4 G3 宁长为Ⅳ的操作数被分为 C2 P个位宽为Ⅳ(～能被旷整 Gl 0 除，P=∥／，v)的数字，然后从 低佗开始相加，在P个时钟 内完成加法操作。P个时钟 周期称为一个采样周期 Period)。 (sH“ple F4 Ⅳ=2的数字串行加法}13 X 器结构如罔l所示。如果输 F2 FI 入操作数的字氏为8，那么 XO 串行加法器可以在4个时 钟周期内完成加法运算。这 BX 个加法器只用了两个全加 SR CLK 器的资源，比一般的8bit行 CE 波进位加法器小。 数字串行加法器的挣制