2014北航_Verilog_04__简单数字电路设计.pptVIP

* * * * 第五讲、复杂数字电路设计 复杂逻辑电路，数据流动与控制， 阻塞与非阻塞… 风格与硬件实现… 预告 * 联系方法 李峭 avionics@buaa.edu.cn 何锋 robinleo@buaa.edu.cn 联系方法 010新主楼 F710 202教研室——航空电子与总线通信实验室 Avionics and Bus Communications Laboratory (ABC Lab) * * * * * * * 实际上对于modelSim，即使不写最后一个“,”也是可以编译的。 * * * * * * * 实际上这里的组合逻辑是并行的。有的时候不一定代码书写最少实现起来越简单。 * * * * * * * * * * * * * * * * 北航· 电子信息工程学院 Verilog设计 * 第四讲、简单数字电路设计 电子电路设计训练数字部分（Verilog） * 4.1 门级电路 一个逻辑电路是由许多逻辑门和开关所组成，因此用逻辑门的模型来描述逻辑电路结构是最直观的。Verilog提供了一些描述门类型的关键字，可以用于门级结构建模。 Verilog基本元件模型共有26种，其中14种为基本门级元件，12种为开关级元件， * 4.1 门级电路 门级电路列表 多输入门 and(与门) nand(与非门) or (或门) nor (或非门) xor(异或门) xnor (异或非门，同或门) 多输出门 buf (缓冲器)not(非门) 三态门 bufif0 (高电平使能缓冲器) bufif1 (低电平使能缓冲器) notif0 (高电平使能非门) notif1(低电平使能非门) 上拉，下拉电阻 pullup(上拉电阻) pulldown(下拉电阻) * 4.1 门级电路 门级电路调用 门的类型 [驱动能力延时]门实例1[，门实例2，门实例3……] 例：nand #10 nd1(a,data,clock,clear); 这个例子说明在模块中使用了一个名为nd1的与非门实例，输入为clock, data, clear 输出为a，输出与输入的延时为10个单位时间。 * 4.1 门级电路 门级电路例子--D触发器 * 门级电路例子--D触发器（续） module flop (data,clock,clear,q,qb); input data,clock,clear; output q,qb; endmodule nand #10 nd1(a,data,clock,clear), nd2(b,ndata,clock), nd4(d,c,b,clear), nd5(e,c,nclock), nd6(f,d,nclock), nd8(qb,q,f,clear); nand #9 nd3(c,a,d), nd7(q,e,qb); not #10 iv1(ndata,data), iv2(nclock,clock); * 4.1 门级电路 门级电路例子—4位寄存器 `include “flop.v” module hardreg(d,clk,clrb,q); input clk,clrb; input[3:0] d; output[3:0] q; endmodule flop f0 (d[0],clk,clrb,q[0],), f1 (d[1],clk,clrb,q[1],), f2 (d[2],clk,clrb,q[2],), f3 (d[3],clk,clrb,q[3],); 注意 但是，推荐的作法： * 4.1 门级电路 门级电路例子—行为描述对比 `include “flop.v” module hardreg(d,clk,clrb,q); input clk,clrb; input[3:0] d; output[3:0] q; endmodule always @(posedge clk or clrb) begin if (!clrb) q=0; else q=d; end * 4.2 常用组合逻辑电路 组合逻辑电路 — 功能上无记忆，结构上无反馈 电路任一时刻的输出状态只取决于该时刻各输入状态的组合，而与电路的原状态无关。 对于任何一个多输入多输出组合逻辑电路，可以用框图或者一组逻辑函数来表示。 y1 = f1 (a1，a2，…，an