可综合风格、阻塞和非阻塞.pptVIP

语法详细讲解第六部分 可综合风格的Verilog建模类型 可综合建模类型只有两种: 组合逻辑: 任何时候，如果输出信号直接由当前的输入信号的组合决定，则此逻辑为组合逻辑。 时序逻辑： 如果逻辑中具有记忆功能，则此逻辑为时序逻辑。在任何给定的时刻，如果输出不能完全由输入信号确定，则此逻辑具有记忆功能。 语法详细讲解不能综合的 Verilog结构 综合工具不支持下面的 Verilog 结构： initial 循环语句： repeat forever while for 的非结构用法 一部分数据类型 event real time 语法详细讲解不能综合的 Verilog 结构 UDPs fork…join 块 wait 过程连续赋值语句 assign 和 deassign force 和 release 部分操作符 = = = ！= = 语法详细讲解过程块中寄存器类型的信号变量 在同步块中使用 reg 类型变量： 如果在一个时钟沿对reg变量赋值，而在下一个时钟沿对其采样，则综合器把该reg变量转换为硬件寄存器。 如果只把reg变量作为基本输出，则综合器不一定把它转换为硬件寄存器。 如果不属于上述两种情况，同步块中的reg变量有可能被优化掉。 在组合块中使用 reg 类型变量： 当组合块