在CMOS+VLSI输入保护电路中ESD损伤的缺陷分析.pdfVIP

在CMOSVLSI输入保护电路中ESD损伤的缺陷分析 贾淑文何卫葛岩张东明李兴鸿 3#l00076 北京微电子技术研究所924 摘要 本文以I2u双层铝ofos大规模集戚啦路中最硝7用的一种输八保护形式为例，对Lf)fJ ’ (轻掺杂蛹)．M㈨【中等掺杂漏)和DDD【双扩敞描】器件结构及抗静I毡能力进行。r进一 步的寅验研究．三种器件对ESD的敏感性进行了比较，利，f]特定的雕删．腐蚀，染色技术， 并用场发射扫描电镜(SEUFEG)拍出，三种坷：同||i}件纵向结构的剖而照片。并避一步利用 i 先进的聚焦禹孑求【F1B)技术，十洼扣涅溃相结台的工艺剥离技术，抽出了各种不同程度ESO 损伤的SEM照片．从照片中曰明娃疗出蜘伤部位、缺陷的分布和形貌，对ESt){5}伤的机理 给出了避一堆解译和分机，对没计和工艺的政避提出了意见． 关键f目：ESI)，Ln【)，M㈨，I)DD，EOS 二、引言 国际上随着MOS集成电路的广){应用，Ic集成度的彳：断提高、按等比例缔小曲原州， 均道长度．氧化层厚，叟．结深等特征尺寸都在不断减小。这使大规模和超大规模Ic的抗ESD 俑伤能力明显哗低．土．其是在亚微采睬亚微米中、为降低热r乜子赦垭和提高琢描的谴穿f}JJ 压 MOS器件采用了LI『1[I结构．这种器件结构用于{禽入输出保护电路会大大降低Esn敏感 电压 为此，尢规援和超大规横啦路的抗静电保护问题鼬亲越蚤到A们册重视．在I／O电 路的设if和工艺宴施中提出，很多有效的保护措施一对MOS电路的抗ESO能力曲研究一 直是一个寸分重粤的谖题．尤其是对CMOS大规模和超大规模集成电路的ESB搦伤机理进 行了很多深入的瑚究、提出了很多有教的提高EsI)失敛阔值的方法．我国自行设计和加工 的cMos大规模集成z也路．为+，i苣利国军标的耍求，迁需在设计和工艺加工上进一步改进． 大量的报导和统计数据证明，Ic失效的原因有409以上是由于过I杠应力损伤(EOS)造 成，而ESI)罡』生r{】应力搅伤的主錾方式．本宾验的目的是希望建立一垂对EOS尤其是EsI) 拍伤的，人放分析披求 率芸瞻的列蒙娃12 耐々i彳：同J．艺南，替什钻掏的保护l乜路进行ESI)实验，研究．二的损伤鄙位和彤状，并对失效 机理进行分射f 从雨列ESI)的损伤确更深入的认识．此实箍站果也作为一个基础原始资料 的祝累 二鼍将却tr』r：咚二土堆确的谴仃九效分析，对失效件遵仃技术归零尤疑是十分有用的。 三，实验过程与结果分析 输人体护电路结构成ESi)测试铝罘 -56· b。 圻 【n路l纠．．0，i市蝎斟分删孑、1，㈣h．1 00【1V以上高 r,1Ij711RM}北输八保护f}，路瞧乐‘乏4 经g玖删代l怯k‘蕾{o、s8Ⅻ，^，}．3 厦冲．t-； h 州伤-tili-况埘雎2fn路m硒垮H，肋4-的1川)s录取J’三种器件结构： oⅣ十7。；^LIIII：耗掺尔莉结构A侧墙形成、：订I而；!编越¨轻掺杂¨．入 1#¨6：，P,b1)坟扩敞渐钻构、“侧j岛t^；姨．、辨拍噍掺杂之后、F}增加一次较、岛能量、 Ej5)． 较夭利《的掺尔“入【磷^j 2Ⅳ柑品M㈨：中锋掺杂粕结构．矗侧情形成．’：f|：：】l昧邋仃J述轻掺船“入，叉增加一 Elj)． 次中等剂譬掺尔旺八(磷打^2