verilog....模块的结构、数据类型、变量与基本运算符.pptVIP

版权所有:北京航空航天大学 第三章 模块的结构、数据类型、变量和基本运算符 module 模块名（端口信息）； 输入/输出说明 内部信号声明 逻辑功能描述 endmodule Verilog 模块由两部分组成：端口信息和内部功能。 Verilog HDL模块的结构 Verilog 模块的结构由在module和endmodule 关键词之间的四个主要部分组成： - 端口信息： module block1(a, b, c, d ); - 输入/输出说明 ： input a, b, c ; output d ; - 内部信号： wire x; - 功能定义： assign d = a | x ; assign x = ( b ~c ); endmodule 编写Verilog HDL模块的练习 请在下面的空格中填入适当的符号