EDA技术实验题目带程序.docVIP

《EDA技术》实验内容 简单组合逻辑 C=/（A+B） 简单组合逻辑 D=C·（A+B） 简单组合逻辑 D=C⊕A·B 简单组合逻辑 D=（/C+A）·（B⊕C） 1位二进制加法器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY add1_v IS PORT(A : IN STD_LOGIC; B : IN STD_LOGIC; Cin : IN STD_LOGIC; Co : OUT STD_LOGIC; S : OUT STD_LOGIC); END add1_v; ARCHITECTURE structure OF add1_v IS BEGIN S = A XOR B XOR Cin; Co = (A XOR B) AND Cin OR (A AND B); END structure; 2位二进制加法器 4位二进制加法器 6位二进制加法器 8位二进制加法器 12位二进制加法器 16位二进制加法器 2选1开关 3选1开关 4选1开关 LIBRARY IEEE; USE IEEE. STD_LOGIC_1164.ALL; ENTITY mux4 IS PORT（input：IN STD_LOGIC_VECTOR (3 DOWNTO 0)； sel：IN STD_LOGIC_VECTOR (1 DOWNTO 0)； y：OUT STD_LOGIC); END mux4； ARCHITECTURE rtl OF mux4 IS BEGIN PROCESS (input，sel) BEGIN IF (sel=“00”) THEN y= input（0）； ELSIF（sel=“01”）THEN y= input（1）； ELSIF（sel=“10”）THEN y= input（2）； ELSE y= input（3）； END IF; END PROCESS; END rtl; 6选1开关 8选1开关 1-2数据选择器 2选1数据选择器 ENTTITY mux2 IS PORT （d0，d1：IN BIT； sel：IN BIT； s：OUT BIT）； END mux2； ARCHITECTURE dataflow OF mux2 IS SIGNAL sig：BIT； --信号定义语句（内部信号，无方向） BEGIN Sig = (d0 AND sel) OR (NOT sel AND d1)； S=sig； --功能描述语句 END dataflow； 1-3数据选择器 1-4数据选择器 LIBRARY IEEE; USE IEEE. STD_LOGIC_1164.ALL; ENTITY mux4 IS PORT（d0 ：IN STD_LOGIC_VECTOR (7 DOWNTO 1)； d1 ：IN STD_LOGIC_VECTOR (7 DOWNTO 1)； d2 ：IN STD_LOGIC_VECTOR (7 DOWNTO 1)； d3 ：IN STD_LOGIC_VECTOR (7 DOWNTO 1)； s0 ：IN STD_LOGIC； s1 ：IN STD_LOGIC； y ：OUT STD_LOGIC_VECTOR (7 DOWNTO 1) )； END mux4 ； ARCHITECTURE behave OF mux4 IS BEGIN lable：PROCESS（d0，d1，d2，d3，s0，s1） VARIABLE tmp：INTEGER； BEGIN tmp := 0； IF（s0=‘1’）THEN tmp := tmp+1； END IF； IF（s1=‘1’）THEN