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高清晰度电视视频解码器系统控制部分的研究与实现 刘健 罕毕 天津大学电子信息工程学院 摘要：本文提出了一套高清晰度电视(HDTVj视频解码器系统控制单元之设计方案，并 对其工作原理进行了阐述。该方案采用FPGA(现场可编程门阵列)技术实现，系统具有 可编程特性，设计灵活方便．经整机联试证明系统功能正确，符合要求。 关键词：系统控制，FPGA，MPEG．2 一引言 高清晰度电视不仅可以得到更高的图象质量，更高的信道利用率，而且促进了广播电 视与通信和计算机业务一体化的进程．因此数字高清晰度电视是目前广播电视事业发展的 趋势。 ，塑毫高清晰度电视功能样机中视频解码器系统控制单元主要包括前拆包，缓存器控制， 视频音频同步，显示缓存控制，后拆包处理等部分。系统采用了美国ALTERA公司的 可以完成视频数据缓存及解码器系统控制的功能。 二系统控制单元功能的实现 系统控制单元原理框图如图1所示，其实现的主要功能如下所述。 图】系统控制单元组成 1．前拆包 …，由解复用谚岜印勰熟打留印基本流jPES)数据分为基本流视频数据和各种控制参数， 包括PTS／DTS信息，帧类型等。前拆包的功能是将二者分开．视频数据稃火疆荐藉莘．7强 18 制参数送入表存储器，供其他控制单元调用。 义恢复帧编码类型。 恢复的PTS／DTS信息，帧编码类型等均存储在表存储器中，供其他控制单元调用。有 关表存储器的内容将在后面介绍。 前拆包还要完成的是首帧读出信号的产生。首帧读出就是接受码流中的第一个I帧离 开缓存器的时问。根据MPEG标准定义，首帧读出时间可以这样规定；在接到第一个】帧 的PICTURESTARTCODE的最后～个字节开始以90KHz的频率计数，计vbvdelay个数 后，解码开始。解码开始的时间就是第一个l帧离开缓存器的时间。因此首先根据MPEG- 2系统层定义恢复vbvdelay值并锁存，在接收到第一个I帧后开始计数，计到与锁存的 vbv yaled．使，器数计步同帧发触号信个这用并，帧I个这出读，号信出读帧首生产时等相 其开始工作。 2．缓存器控制 缓存器管理是系统控制单元中较为复杂的技术。它包括缓存器读写控制逻辑单元，上 下溢控制单元，表存储器控制单元，从各方面控制缓存器，保证其正常工作。 2．1缓存器读写控制逻辑 这部分的功能是产生缓存器的读写控制信号及相应的地址信号。本系统中缓存器采用 高速SRAM作为工作芯片，由于数据进入缓存器与数据离开缓存器之间没有固定的关系， 因此缓存器必须分时读写，使得读写之间不会冲突。系统采用的分时方案是将27M系统时 钟每32个周期分为～个单元．其中前4个周期分配给写操作，后28个时钟分配给读操作， 读操作又分为正常读出和快读，其中正常读出占用28个周期的前4个周期．快读则占用余 下的24个周期，这样在一个单元中最多会有1次写操作和7次读操作，这样分时的目的是 利用高速读出来尽量保证存储器不溢出。 2．2上下溢控制 在通常情况下，输入缓存器永远不会上溢或下溢。但是当输入码流没有严格按照MPEG 标准正确编码或输入缓存器的输入速率与输出速率不相等时，就会发生上溢或下溢。由于 缓存器溢出会对解码器有重大影响，因此缓存器控制单元必须能够实时对上下溢情况正确 处理。 上溢处理首先要确定上溢门限，其计算公式如下： 上溢f邵＆=最大容量～输久码率x梭羁鞠+B赖最小数据量 由此公式计算得到的上溢门限约为72Mb。上溢控制过程分以下两步进行： i计算缓存器中所余数据量。 ii若数据量超过上溢门限，则给出上溢信号，否则正常。 下溢与否的判断是读出一帧数据以前判断缓存器中是否还有一个整帧。下溢的判断要 涉及到后面表存储器单元的操作．将在后面介绍。 这里还值得一提的是上下溢控制的实现要涉及到高位数的加法器和比较器．若利用分 离元件实现，则需要多个分离元件级联工作．给布线和调试带来了困难，而在FPGA内部 完成．大量的连线可以利用FPGA内部的互连总线技术。实现起来非常方便。 2．3表存储器 表存储器管理是缓存器控