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74181 ALU的设计及16位加法功能验证 This is a controlled document. Printed copies must have the revision number verified prior to each use. 修改记录 版本号. 作者 描述 修改日期 1.0 初稿 搭建顶层模块和整体仿真、硬件下载验证、撰写文档 修改记录 2 分工情况 2 目 录 3 1. 0B关于本文 4 1.1 4B目 的 4 1.2 5B术语列表 4 1.3 6B相关文档 4 2. 1设计概 述 5 3. 整体结构设计 6 顶层结构框图 6 4. 模块设计实现 7 4.1 多功能算术/逻辑单元74181ALU的设计实现 7 4.1.1 基本思想 7 4.1.2 逻辑表达式 8 4.1.3 算术逻辑运算的实现 9 4.2 顶层模块的设计实现 10 5. ISE工程建立 11 5.1 运行环境 11 5.2 工程文件结构 11 6. 设计流程 12 6.1 实验步骤 12 7. 仿真测试 16 7.1 测试输入 16 7.2 仿真结果 16 7.3 仿真测试结果分析 16 0B关于本文 4B目 的 1.验证74181功能 Table 1. 定义, 缩写，简写 6B相关文档 1设计概 述 本次设计中，首先用verilog语言设计实现74181算术/逻辑运算单元模块 ，然后用 4片74181模块组间串行构成一个16位的运算器。 通过两组16位数相加：A+B=F 设：A=AAAAH，B=5556H，验证74181的加法功能。 整体结构设计 顶层结构框图 图表1 基本思想 　　一位全加器(FA)的逻辑表达式为 　　Fi＝Ai⊕Bi⊕Ci　　 　　Ci＋1＝AiBi＋BiCi＋CiAi???????? (1) 　　我们将Ai和Bi先组合成由控制参数S0，S1，S2，S3控制的组合函数Xi和Yi，然后再将Xi，Yi和下一位进位数通过全加器进行全加。这样，不同的控制参数可以得到不同的组合函数，因而能够实现多种算术运算和逻辑运算。 　图表2 ALU的逻辑结构原理框图 因此，一位算术/逻辑运算单元的逻辑表达式为 　　Fi=Xi⊕Yi⊕Xn+i　　 Cn+i+1=XiYi+YiCn+i+Cn+iXi (2) 上式中进位下标用n＋i代替原来以为全加器中的i，i代表集成在一片电路上的ALU的二进制位数。对于4位一片的ALU，i＝0，1，2，3。n代表若干片ALU组成更大字长的运算器时每片电路的进位输入，例如当4片组成16位字长的运算器时，n＝0，4，8，12。 逻辑表达式 　　控制参数S0，S1，S2，S3 分别控制输入Ai 和Bi ，产生Y和X的函数。其中Yi是受S0 ，S1控制的Ai和Bi的组合函数，而Xi是受S2，S3控制的Ai和Bi组合函数，其函数关系如图表所示。 图表3 Xi，Yi与控制参数和输入量的关系 根据上面所列的函数关系，即可列出Xi和Yi的逻辑表达式 　　Xi＝S2S3＋S2S3（Ai＋Bi）＋S2S3（Ai＋Bi）＋S2S3Ai　　 　　Yi＝S0S1Ai＋S0S1AiBi＋S0S1AiBi 　　进一步化简并代入前面的求和与进位表达式，可得ALU的某一位逻辑表达式如下 ??? ?　?(3) 4位之间采用先行进位公式，根据式（3），每一位的进位公式可递推如下： 第0位向第1位的进位公式为 　　Cn＋1＝Y0＋X0Cn 　　其中Cn是向第0位（末位）的进位。 　　第1位向第2位的进位公式为 　　Cn＋2＝Y1＋X1Cn＋1＝Y1＋Y0X1＋X0X1Cn 　　第2位向第3位的进位公式为 　　Cn＋3＝Y2＋X2Cn＋2＝Y2＋Y1X2＋Y0X1X2＋X0X1X2Cn 　　第3位的进位输出（即整个4位运算进位输出）公式为 　　Cn＋4＝Y3＋X3Cn＋3＝Y3＋Y2X3＋Y1X2X3＋Y0X1X2X3＋X0X1X2X3Cn 　　设 　G＝Y3＋Y2X3＋Y1X2X3＋Y0X1X2X3 　　P＝X0X1X2X3　 则 Cn＋4＝G＋PCn???????????? (4) 　　这样，对一片ALU来说，可有三个进位输出。其中G称为进位发生输出，P称为进位传送输出。在电路中多加这两个进位输出的目的，是为了便于实现多片（组）ALU之间的先行进位，为此还需一个配合电路，称之为先行进位发生器(CLA)，下面还要介绍。 Cn+4是本片(