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掺芥讲座
Verilog—HDL讲座
第八讲 用Veri!ogHDL俄CPLD
一 时序逻辑电路的实现
太原理工大学 幕晓啊 李媛媛
在第七讲中,已经介绍了组合逻 用于实现闪烁灯的功能。 顺序语句,到end止
辑电路的实现。组合逻辑电路的 如图1所示,在XC9536中,加入计 buffer = buffer 4-1:
特点是 :在任意时刻,电路产生的稳定输 数电路与判别电路。计数电路可用计数 //缓冲器buffer按位加 l
出仅与当前时刻的输入有关。时序逻辑 器实现。每来一个时钟脉冲CLK,计数 if ( buffer =
电路则与它不同,其特点是 :在任意时刻 器就加l。而每当判断出计数器达到某个 23’bl1l1l1l1l1l1l1l1l1l1l11)
电路产生的稳定输出不仅与当前时刻的 数值时,就使得灯 LED0一LED7的亮灭 //判别buffer中的数值为 (2L1)
输入有关,而且还与电路过去的输入有 反转一次,即周期性地输出高电平 “l”和 l0时,做输出处理
关。本讲中将介绍时序逻辑电路的实现。 低电平 “0”。这样设计也就相 当于把 // “23”表示以位计的数值长度 ,
l0MHz的时钟源分频后再输出。如果最 b“”表示二进制, “l1…l”表示二进制
8.1闪烁灯的实现 终要使得灯每秒闪烁一次,即输出lHz 的数字序列
在 目标板上,设计有一个l0MHz的 的时钟脉冲,就需要把 l0MHz的时钟经 be gin
时钟源。假如直接把它输出到发光二级 过 l0分频。根据上述分析,可以得到下 LED=~LED; //
管LED,由于人眼的延迟性 ,我们将无 面的Verilog—HDL描述。 LED[0]一LED[7]反转一次,即:由0变为
法看到LED闪烁 ,认为它一直亮着。如 l,或由l变为0
果我们期望看到闪烁灯,就需要将时钟 / 闪烁灯的Verilog—HDL描述 / end
源的频率降低后再输出。因此,可以采用 module LIGHT (CLK,LED ); end
如图l所示的逻辑功能框图。 // 模块 名及端 口参数 ,范 围至 endmod1ale
endmodule
input CLK; // 把以上闪烁灯的描述用WebPACK
输入端 口定义,对应第6脚 ProjectNavigator软件生成 目标文件,
output7【:0】LED; // 并通过下载 电缆写入芯片XC9536中。然
输出端 口定义,LED[0]一LED[7]分别对应 后,将芯片插到 目标板上,即可看到闪烁
第44、43、38、37、36、35、40和42脚
reg 7【:0】LED; //
输出端 口定义为寄存器型
图 l 闪烁灯的逻辑功能框 图 reg 2【2:0】buffer; //
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