EDA实训万年历.docVIP

《EDA技术与应用》实训报告 学 号 姓 名 指导教师： 实训题目：数字日历 1.系统设计 1.1 设计要求 1.1.1 设计任务： 设计一个数字日历电路 1.1.2 技术要求： ⑴用Verilog HDL语言设计一个数字日历。 ⑵数字日历能正确显示年、月、日、时、分和秒。 ⑶通过开关分别控制对年、月、日或时、分、秒校对及自动切换、，并且 运用按钮对年、月、日或时、分、秒校对。 ⑷通过按钮对数码管全部清零。 ⑸拓展功能：添加时钟闹钟功能，并通过LED管显示。 1.2 方案比较: 由于这次实验用到的仪器是EDA实训仪，数码管个数只有八个，因此不能同时显示年、月、日、时、分、秒。但是实训仪的LED管只有12个，因此在拓展功能时12小时做一个周期的整点记时显示。在多次的测试和修改后，得到此最好方案。 1.3 方案论证 1.3.1 总体思路： 通过EDA课程的学习，可知运用Verilog HDL语言设计一个数字日历 括计时器模块（jsq60、jsq24）、年月日模块（nyr2009）、控制模块（conr）、 校时选择模块（mux_4）、显示选择模块（mux_16）和闹钟定时模块(LED1)、闹钟灯模块（nzd）；然后将各个模块连接起来画成原理图再下载到实训仪上，调节开关及按钮来实现数字日历的功能。 1.3.2 设计方案： 总原理图如下： 2．各个模块程序的设计 设计一个分频器进行20MHz分频得到实训所需的1Hz的频率 分析：这是个20MHZ时钟的分频器，将原来EDA实训仪提供的频率为20MHZ的时钟转换成频率1HZ的时钟，然后输出到有需要的端口，触发模块起作用。 分别设计一个能显示年月日和时分秒的程序 校准年月日和秒分时的原理图如下： 分析：①当k=0时，开关j1,j2,j3校秒时分然后将信号分别送到jsq24模块的jm(校秒)、jf（校分）、js（校时）。 ②当k=1时，开关j1,j2,j3校年月日然后将信号分别送到nyr2009模块的jr(校日)、jy（校月）、jn（校年）。 计算年月日的模块如下： 分析：clrn是异步清除输入端，低电平有效；clk是时钟输入端，上升沿有效；jn、jy和jr分别是校年、校月、校日输入端；qn[15..0]、qy[7..0]、qr[7..0]分别是年、月、日的输出端。 显示时分秒与年月历的模块如下： 分析：①当k=0时，把jsq24送来的时分秒的状态信号送到数码管显示。 ②当k=1时，把nyr2009送来的年月日的状态信号送到数码管显示。 计算时分秒的模块如下： 分析: clrn是异步清除输入端，低电平有效；clk是时钟输入端，上升沿有效；jm、jf和js分别是校秒、校分、校时输入端；qm[7..0]、qf[7..0]、qs[7..0]分别是年、月、日的输出端;cout是进位；clkcout是由clk控制的秒秒脉冲。 时钟闹钟模块如下： 数码管显示整点，LED灯亮相应灯。当时间与闹钟所设时间相同LED管亮。 设计三个转换器和一个自动切换器 计时器24的模块如下： 这个模块是产生计数秒时分的； 其中clkcout是由clk脉冲经过16分频器gen产生秒脉冲； cout是经过计时器后产生的24时脉冲； 自动转换器模块如下： 自动切换主要是为了实现8秒就切换成秒分时或是年月日的，还有控制秒分时的校准和年月日的校准。 （4）闹钟灯控制模块(nzd)如下： k是闹钟信号输入端；按键X，控制闹钟灯的熄灭；clk是时钟脉冲。 3．制作与调试过程 在这次的实训中我选择了EDA课程中讲解过的万年历的设计，在其基础上添加了整点报时的一个拓展功能，通过运用Verilog HDL语言对程序进行设计，然后运用QuartusII9.0软件对各程序进行编译，看是否能通过，如有错误可以逐条对语句进行调试，当所有模块编译成功后就下载到EDA工具实验箱进行验证。 4．结论 运用Verilog HDL语言在QuartusII9.0软件上设计了一个数字日历，并通过实训仪正确地显示出来且实现各种功能。 5．实训心得体会 通过这两周的EDA实训，不仅更熟练的运用Verilog HDL语言在QuartusII9.0软件上的设计方法与步骤，还在参考资料后添加了一个拓展功能完成了数字日历电路的设计。在实训过程中，设计时钟闹钟模块时，想让闹钟灯亮的久点，结果闹钟灯一直亮，不会灭了，同时，闹钟灯功能也不能用了，最后在覃琴老师的提点下，我用一个按键来控制闹钟灯的熄灭，回去和同学讨论，把添加了nzd模块程序，不仅把灯的问题给解决了，时钟闹钟功能也能进行显示。从一开始接受课程任务，和同学一起着手建立设计框图，再到网上查阅相关资料，确定电路图到最终制作成型，每一步都必须真诚付出。刚开始