FPGA通信设计基础_第五章_DDS设计.ppt

5.1 DDS的基本原理 我们知道，对于正弦信号发生器，它的输出可以用下式来描述： 其中Sout是指该信号发生器的输出信号波形，fout指输出信号对应的频率。上式的表述对于时间t是连续的，为了用数字逻辑实现该表达式，必须进行离散化处理。用基准时钟clk进行抽样，令正弦信号的相位： 其中fclk指clk的频率，对于，可以理解成“满”相位。为了对进行数字量化，把切割成2N份，由此，每个clk周期的相位增量可用量化值来表述为 显然，信号发生器的输出可描述为： 由上面的推导可以看出，只要对相位的量化值进行简单的累加运算，就可以得到正弦信号的当前相位值；而用于累加的相位增量量化值决定了信号的输出频率fout，并呈现简单的线性关系。直接数字合成器DDS就是根据上述原理而设计的数字控制频率合成器。 图5-1所示是一个基本的DDS结构，主要由相位累加器、相位调制器、正弦ROM查找表和D/A构成。图中的相位累加器、相位调制器、正弦ROM查找表是DDS结构中的数字部分，由于具有数控频率合成的功能，又合称为NCO(Numerically Controlled Oscillators)。 相位累加器是整个DDS的核心，在这里完成上文原理推导中的相位累加功能。相位累加器的输入是相位增量，又由于与输出频率fout是简单的线性关系：， 故相位累加器的输入又可称为频率字输入，事实上，当系统基准时钟fclk是2N时，就等于fout。频率字输入在图5-1中还经过了一组同步寄存器，使得当频率字改变时不会干扰相位累加器的正常工作。 相位调制器接收相位累加器的相位输出，在这里加上一个相位偏移值，主要用于信号的相位调制，如PSK(相移键控)等。在不使用时可以去掉该部分，或者加一个固定的相位字输入。相位字输入也需要用同步寄存器保持同步。需要注意的是，相位字输入的数据宽度M与频率字输入N往往是不相等的，MN。 正弦ROM查找表完成的查表转换，也可以理解成相位到幅度的转换，它的输入是相位调制器的输出，事实上就是ROM的地址值；输出送往D/A，转化成模拟信号。由于相位调制器的输出数据位宽M也是ROM的地址位宽，因此在实际的DDS结构中N往往很大，而M总为10位左右。M太大会导致ROM容量的成倍上升，而输出精度受D/A位数的限制未有很大改善。因此，在实际应用中，对于ROM容量的缩小，人们提出了很多解决方法。 下面给出一些关于基本DDS结构的常用参量计算。 1. ?DDS的输出频率fout 由DDS工作原理推导的公式中很容易得出输出频率的计算： 2. ?DDS的频率分辨率 或称频率最小步进值，可用频率输入值步进一个最小间隔对应的频率输出变化量来衡量。由(5-7)易得 对于通信上的应用，往往需要得到一对正交的正弦信号，以便进行正交调制和正交解调。在用模拟的压控振荡器VCO时，输出一组完全正交的信号较为困难，而对于DDS而言，只要在基本DDS结构中增加一块ROM查找表，在两块ROM中分别放置一对正交信号即可(如一个放置sin表、另一个放置cos表)，如图5-2所示。 幅度调制在很多场合是需要的。我们改进基本DDS结构，在正弦ROM表后、D/A前放置一个幅度控制模块，一般采用乘法器来实现。如图5-3。 5.2 DDS的模块设计 5.2.1 建立DDS模型 首先在Simulink中新建一个模型，调用DSP Builder模块构成图5-4所示的基本DDS子系统SubDDS。 图中，DDS子系统SubDDS共有三个输入，分别为Freqword(频率字输入)、Phaseword(相位字输入)和Amp(幅度控制输入)；一个输出，为DDSout。输入/输出模块的参数设置如下： Freqword模块：(Altbus) 库：Altera DSP Builder中Bus Manipulation库 参数“Bus Type”设为“signed Integer” 参数“Node Type”设为“Input port” 参数“number of bits”设为“32” Phaseword模块：(Altbus) 库：Altera DSP Builder中Bus Manipulation库