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Verilog HDL设计方法简介 算法实现 用于数字信号传输中所必需的滤波、变换、加密、解密、编码、解码、纠检错、压缩、解压缩等操作。 硬线逻辑 由与门、或门、非门、触发器、多路器等基本逻辑部件造成的逻辑系统。 从算法设计到硬线逻辑的实现 什么是复杂的数字逻辑系统？ 嵌入式微处理机系统 数字信号处理系统 高速并行计算逻辑 高速通信协议电路 高速编码/解码、加密/解密电路 复杂的多功能智能接口 门逻辑总数超过几万门达到几百甚至达几千万门的数字系统 有哪几种硬件描述语言？各有什么特点？ Verilog HDL 较多的第三方工具的支持 语法结构比VHDL简单 学习起来比VHDL容易 仿真工具比较好使 测试激励模块容易编写 Verilog程序结构 一个完整的电路系统由若干模块构成 一个模块可由若干子模块构成 模块——类比C语言函数 是verilog的基本单位 描述么个功能或结构，以及与其他模块的通信接口 一个模块是相对独立的功能体，一般通过高层模块调用其他模块的实例构成系统 模块是并行运行的 Verilog程序结构 module rw1( a, b, out1, out2 ) ; input a, b; output out1, out2; reg out1; wire out2; assign out2 = a ; always @(b) out1 = ~b; endmodule verilogHDL语法要素 语言要素 注释、间隔符、标识符、关键字、运算符 数据类型 名字空间 表达式 模块 结构级 行为级 代码风格 verilogHDL数据类型 数据值 0、1、x、z 数据类型 网络（wire … ) 变量（reg … ） 只有reg和integer可综合 reg只能在initial或always内被赋值 Verilog中将reg视为无符号数，而integer视为有符号数。因此，进行有符号操作时使用integer,使用无符号操作时使用reg。 参数parameter 向量 指定了长度的wire或reg称为矢量（否则为标量） 多维向量：wire型（结构化描述）；reg型（行为化描述） 存储器：reg型向量 向量的可访问性 Verilog模块中的信号 只有两种主要的信号类型： - 寄存器类型： reg 在always 块中被赋值的信号，往往代表 触发器，但不一定是触发器。 - 连线（网络）类型： wire 用 assign 关键词指定的组合逻辑的信号 或连线 寄存器 ( reg )类型不一定是触发器。 寄存器只是在 always 块中赋值的信号。 Verilog中reg与wire的不同点 用寄存器 (reg)类型变量生成组合逻辑举例： module rw1( a, b, out1, out2 ) ; input a, b; output out1, out2; reg out1; wire out2; assign out2 = a ; always @(b) out1 = ~b; endmodule Verilog中reg与wire的不同点 用寄存器 ( reg )类型变量生成触发器的例子： module rw2( clk, d, out1, out2 ) ; input clk, d; output out1, out2; reg out1; wire out2; assign out2 = d ~out1 ; always @(posedge clk) begin out1 = d ; end endmodule Verilog HDL模块的结构 Verilog 模块的结构由在module和endmodule 关键词之间的四个主要部分组成： - 端口信息： module block1(a, b, c, d ); - 输入/输出说明 ： input a, b, c ; output d ; - 内部信号： wire x; - 功能定义： assign d = a | x ; assign x = ( b ~c ); and #1 u3(selb,b,sl); endmodule Verilog HDL模块中的逻辑表示 在Ve