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什么是VHDL？ Very high speed integrated Hardware Description Language (VHDL) 是IEEE、工业标准硬件描述语言 用语言的方式而非图形等方式描述硬件电路 容易修改 容易保存 特别适合于设计的电路有： 复杂组合逻辑电路，如： 译码器、编码器、加减法器、多路选择器、地址译码器…... 状态机 等等……..  VHDL的功能和标准 VHDL 描述 输入端口 输出端口 电路的行为和功能 VHDL有过两个标准： IEEE Std 1076-1987 (called VHDL 1987) IEEE Std 1076-1993 (called VHDL 1993) 使用VHDL设计数字系统的优点： 1.设计方法灵活 VHDL不仅支持同步电路设计，而且还支持异步电路设计，同时具有自上而下和基于库的设计方法。 2.系统描述能力强 多层次系统描述，如行为描述，数字描述，门级描述。 3.与工艺无关 4.易于共享 VHDL描述的是数字电路与系统，它可以是一个系统，一块电路板，一个芯片，一个单元电路或一个门电路。无论VHDL描述的电路复杂还是简单，其基本结构都是一样的。 卫式BLOCK语句（Guarded BLOCK) 在实际电路设计中，往往会碰到这样的情况，当某一种条件得到满足时，BLOCK语句才可以被执行；而条件不满足时该BLOCK语句将不能执行，这就是卫式BLOCK，它可以实现BLOCK 的执行控制。 语句格式为： BLOCK[卫式布尔表达式] 当卫式布尔表达式为真时，该BLOCK语句被启动执行；而当卫式表达式为假时，该BLOCK语句将不被执行。 例如：现在用BLOCK语句来描述一个锁存器的结构。该锁存器是一个D触发器。具有一个数据输入端d，时钟输入端 clk，输出端 q和反相输出端 qb。众所周知，只有 clk有效时（clk=‘1’），输出端 q和 qb才会随 D端输入数据变化而不变化。此时，用卫式 BLOCK 语句描述该锁存器结构的VHDL语言程序可以书写为： ENTITY latch IS PORT(d, clk: IN BIT; q, qb: OUT BIT); END latch; ARCHITECTURE latch_guard OF latch IS BEGIN G1: BLOCK(clk=‘1’) BEGIN q=GUARDED d AFTER 5 ns; qb= GUARDED NOT(d) AFTER 7 ns; END BLICK G1; END latch_guard; 现在根据程序，描述一下锁存器的工作过程。当端口clk的值为‘１’时，卫式布尔表达式为真。d端的输入值经５ns延迟以后从q端输出，并且对d端的值取反，经７ns后从qb端输出。当端口clk的值为‘０’时，d端到q及qb端的信号传递通道将被切断，q端和qb端的输出保持原状，不随d端值的变化而变化。 LIBRARY IEEE; -- 函数应用实例 USE IEEE.STD_LOGIC_1164.ALL; USE WORK.packexp.ALL ; ENTITY axamp IS PORT(dat1,dat2 : IN STD_LOGIC_VECTOR(3 DOWNTO 0); dat3,dat4 : IN STD_LOGIC_VECTOR(3 DOWNTO 0); out1,out2 : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ); END; ARCHITECTURE bhv OF axamp IS BEGIN out1 = max(dat1,dat2); --用在赋值语句中的并行函数调用语句 PROCESS(dat3,dat4) BEGIN out2 = max(dat3,dat4); --顺序函数调用语句 END PROCESS; END; ENTITY mul IS PORT (a, b, c, selx, sely : IN BIT; data_out : OUT BIT ); END mul; ARCHITECTURE ex OF mul IS SIGNAL temp : BIT; BEGIN p_a : PROCESS (a, b, selx) BEGIN IF (selx = 0) THEN temp = a; ELSE te