数字信号处理器中的乘加器设计及低功耗优化.pdfVIP

Dissertation Submitted to Shanghai Jiao Tong University for the Degree of Master DESIGN AND LOW POWER OPTIMIZATION OF MULTIPLIER-ACCUMULATOR FOR DIGITAL SIGNAL PROCESSOR Candidate： Sun Siyan Student ID: 1072109008 Supervisor： Prof.Mao Zhigang Assistant Supervisor: Phd.Jiang Jianfei Academic Degree Applied for ： Master of Engineering Speciality： Circuits and System Affiliation ： School of Microelectronics Date of Defence ： Jan, 2010 Degree-Conferring-Institution ： Shanghai Jiao Tong University 数字信号处理器中的乘加器设计 及其低功耗优化 摘 要 在数字信号处理器（DSP ）设计中，乘加操作是DSP 的关键部分， 乘加器决定时钟周期且占据相当大的芯片面积，单位时间内能够完成 乘加操作的数量是衡量 DSP 芯片性能的一个重要指标。 本文的工作内容是基于数字信号处理器的乘加器的优化设计， 首 先在分析传统修正 Booth 编解码实现电路的基础上，提出一种新的低 功耗编解码电路实现方案，设计具有较小开销的压缩树形，完成了 17 位带符号二进制数相乘的压缩过程。对于压缩完成后最终双输入的累 加过程，设计采用平方根分组进位结构的混合加法器实现。最后提出 一种有效的结构实现通用信号数字处理其所需的分数模式、零检测、 饱和溢出控制、舍入操作等异常处理功能，提高判断效率。和传统的 Booth 编码性能比较，这种有限符号扩展结合乘加操作一步进行与混 合加法器的结构在速度方面最快能提高 20% ，硬件资源最多能减少 37% 。该乘法器在一个时钟周期内可以完成 17 位有符号二进制数乘法 运算和乘加运算，频率可达 90MHz 以上。 在乘加器设计完成后使用了 W.C. 的改进Booth 编码电路、动态编 码、DOT 、SPST、门控信号、NDA 等技术优化算法，通过理论分析 与综合后仿真实验，改善乘加器的功耗指标。论文完成乘加器的物理 设计，并进行后仿真，实验表明低功耗优化具有一定的效果。 关键词：Booth 编码、Wallace 树压缩、进位选择、低功耗 I DESIGN AND LOW POWER OPTIMIZATION OF MULTIPLIER-ACCUMULATOR FOR DIGITAL SIGNAL PROCESSOR ABSTRACT DSP multiplier-accumulator is the key unit in digital signal processing. One of the most important standards of DSP performance is the number