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Writing Efficient Testbenches 编写高效的测试设计（testbenches） 原文作者：Mujtaba Hamid 注： 一个设计的测试验证是非常重要的。有效的测试可以助我们快速的完成或改善设计。Testbenches建议编写有效的测试代码来通过软件实现可靠的验证。无意中发现，顺手译为中文，以备将来方便。也贴给没有找到更好中文版本的同道人。 Testbenches本意应该是测试平台更合理，但是在中文中阅读起来很不舒服。所以本文中有时译为“测试设计”，“测试代码”，有时干脆是“测试”。摘要： 应用笔记为HDL验证设计的新手，或者是没有丰富的测试设计经验的逻辑设计者而编写。 测试设计是验证HDL设计的主要手段。本应用笔记为创建或准备和构建有效的测试设计提供准则。它也提供一个为任何设计开发自较验测的测试设计的一个代数方法。 涉及的所有设计文件可以从以下的站点获得： PC: UNIX: /pub/applications/xapp/xapp199.tar.gz 简介： 由于设计的规模越来越大也越来越复杂，数字设计的验证已经成为一个日益困难和繁琐的任务。验证工程师们依靠一些验证工具和方法来应付这个挑战。对于几百万门的大型设计，工程师们一般使用一套形式验证（formal verification）工具。然而对于一些小型的设计，设计工程师常常发现用带有testbench的HDL仿真器就可以很好地进行验证。 Testbench已经成为一个验证高级语言(HLL --High-Level Language) 设计的标准方法。通常testbench完成如下的任务： 实例化需要测试的设计（DUT）； 通过对DUT模型加载测试向量来仿真设计； 将输出结果到终端或波形窗口中加以视觉检视； 另外，将实际结果和预期结果进行比较。 通常testbench用工业标准的VHDL或Verilog硬件描述语言来编写。Testbench调用功能设计，然后进行仿真。复杂的testbench完成一些附加的功能—例如它们包含一些逻辑来选择产生合适的设计激励或比较实际结果和预期结果。 后续的章节描述了一个仔细构建的testbench的结构，并且提供了一个自动比较实际结果与预期结果的进行自我检查的testbench例子。 图1给出了一个如上所描述步骤的标准HDL验证流程。由于testbench使用VHDL或Verilog来描述，testbench的验证过程可以根据不同的平台或不同的软件工具实现。由于VHDL或Verilog是公开的通用标准，使用VHDL或Verilog编写的testbench以后也可以毫无困难地重用（reuse）。 图1使用Testbench的HDL验证流程 ? 构建Testbench Testbench用VHDL或Verilog来编写。由于testbench只用来进行仿真，它们没有那些适用于综合的RTL语言子集的语法约束限制，而是所有的行为结构都可以使用。因而testbench可以编写的更为通用，使得它们可以更容易维护。 所有testbench包含了如表1的基本程序段。正如上面所提到的，testbench通常包含附加功能，如在终端上可视的结果和内建的错误检测。 表1 下面的例子介绍testbench中经常使用的结构。 ? 产生时钟信号 使用系统时钟的时序逻辑设计必须产生时钟。时钟信号在VHDL或Verilog中可以很容易地实现。以下是VHDL和Verilog的时钟发生示例。 ? VHDL: -- Declare a clock period constant. Constant ClockPeriod : TIME := 10 ns; -- Clock Generation method 1: Clock = not Clock after ClockPeriod / 2; -- Clock Generation method 2: GENERATE CLOCK: process begin wait for (ClockPeriod / 2) Clock = ’1’; wait for (ClockPeriod / 2) Clock = ’0’; end process; ? Verilog: // Declare a clock period constant. Parameter ClockPeriod = 10; // Clock Generation method 1: initial begin Clock = 0; forever Clock = #(ClockPeriod / 2) ~ Clock; end // Clock Generation method 2: always #(ClockPeriod / 2