EDA课程设计___八位十进制频率计.doc

设 计 报 告 课程名称 在系统编程技术 任课教师 黄慧 设计题目 八位十进制频率计 班 级 11级电子（2）班 姓 名 潘凌林 学 号 1105012038 摘要 数字频率计是电子测量与仪表技术最基础的电子仪表类别之一，数字频率计是计算机、通讯设备、音频视频等科研生产领域不可缺少的测量仪器，而且它是数字电压必不可少的部件。当今数字频率计不仅是作为电压表，计算机，天线电广播通讯设备，工艺过程自动化装置、多种仪表仪器与家庭电器等许多电子产品中的数据信息输出显示器反映到人们眼帘。集成数字频率计由于所用元件少、投资少、体积小、功耗低，且可靠性高、功能强、易于设计和研发，使得它具有技术上的实用性和应用的广泛性。不论从我们用的彩色电视机、电冰箱、DVD还有我们现在家庭常用到的数字电压表数字万用表等等都包含有频率计。 数字频率计是用数字显示被测信号频率的仪器，被测信号可以是正弦波、方波或其它周期性变化的信号。数字频率计广泛应用于科研机构、学校、实验室、企业生产车间等场所。研究数字频率计的设计和开发，有助于频率计功能的不断完善、性价比的提高和实用性的加强。 本文关于八位十进制频率计的课程设计是在Quartus II软件中运用VHDL语言编写程序,其测频范围智能在1Hz至10MHz之间并具有清零复位功能,其频率结果用八位数码管稳定显示.该程序主要包括三大子模块：控制模块，锁存模块和计数模块。本设计将主要从这三个子模块的功能描述，模块图，源程序以及仿真波形来分析并一步一步完成这整个总模块！ 关键字:八位十进制频率计 VHDL语言 控制模块 锁存模块 计数模块 一 设计原理分析 - 3 - 1.1 数字频率计的基本原理 - 3 - 1.2 系统总体框图 - 4 - 二 方案选择 - 4 - 2.1 方案比较 - 4 - 2.2方案选定 - 6 - 三 各功能模块的VHDL设计 - 7 - 3.1 八位十进制数字频率计总功能模块 - 7 - 3.1.1 功能模块图 - 7 - 3.1.2仿真波形 - 7 - 3.2 测频控制信号发生器的功能模块及仿真 - 8 - 3.2.1 功能描述 - 8 - 3.2.2功能模块图 - 8 - 3.2.3仿真波形 - 8 - 3.3 锁存器的功能模块及仿真 - 8 - 3.3.1 功能描述 - 8 - 3.3.2 功能模块图 - 9 - 3.3.3 仿真波形 - 9 - 3.4 十进制计数器的功能模块及仿真 - 9 - 3.4.1 功能描述 - 9 - 3.4.2 功能模块图 - 9 - 子功能模块图 - 10 - 3.4.3 仿真波形 - 10 - 四 引脚定义 - 11 - 五 硬件测试 - 11 - 六 总结 - 12 - 七 参考文献 - 12 - 附录 - 13 - 一 设计原理分析 1.1 数字频率计的基本原理 数字频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟，通常情况下计算每秒内待测信号的脉冲个数,此时我们称闸门时间为1秒。闸门时间也可以大于或小于一秒。闸门时间越长，得到的频率值就越准确，但闸门时间越长则每测一次频率的间隔就越长。闸门时间越短，测的频率值刷新就越快,但测得的频率精度就受影响。数字频率计的主要功能是测量周期信号的频率。频率是单位时间（1S）S时间内对信号波形计数，并将计数结果显示出来，就能读取被测信号的频率。数字频率计首先必须获得相对稳定与准确的时间，同时将被测信号转换成幅度与波形均能被数字电路识别的脉冲信号，然后通过计数器计算这一段时间间隔内的脉冲个数，将其换算后显示出来。对应到本设计中,控制模块对时钟信号CLKK的分频产生控制，并输入给计数器使能端EN和锁存器的使能端LOAD。通过这样的控制作用所得计数值即为所需的信号频率（1Hz至10MHz）。 1.2 系统总体框图 图1 总体框图设计思路：由50MHz系统时钟分频得到0.5Hz的基准时钟。在基准时钟的1S 高电平期间计被测频率的脉冲个数，1S高电平结束时计数结束，所记录的脉冲个数是被测信号的频率，为了在数码管上显示计数结果需要锁存器将所计的数锁存，因此，在基准时钟下降沿来的时候锁存器实现锁存功能。为了下次计数必须将本次计数的结果清零，所以在基准时钟低电平期间对计数器清零。被测频率从计数器的是中端输入实现频率的测试。将锁存器锁存的数据输入扫描器，通过译码器将锁存的二进制数译成十进制然后显示到数码管上，最终被读出来。 二 方案选择 2.1 方案比较 方案一：基于单片机