新数字逻辑电路测试与设计电子教案 第十四讲（4课时）数字钟设计（二）.pptVIP

可编程器件内部结构 CPLD与FPGA是目前最常用的可编程器件，在使用可编程器件时，选择CPLD还是FPGA呢？ 看一看CPLD与FPGA的内部结构: 可编程器件内部结构 CPLD与FPGA是目前最常用的可编程器件，在使用可编程器件时，选择CPLD还是FPGA呢？ 看一看CPLD与FPGA的内部结构: CPLD内部结构 图1是ALTERA公司MAX7000系列的CPLD器件内部框图，它包含以下基本单元： LABs（Logic array blocks），每个LABs含16个宏单元 PIA(Programmable interconnect array) I/O control blocks 图3是Xilinx公司Spartan-Ⅱ系列的FPGA器件内部框图，它主要包含以下基本单元： CLBs（Configurable Logic blocks），每个CLBs含4个逻辑单元 PRM(Programmable Routing Matrix) IOBs(Input/Output Blocks) 可编程器件性能对照 可见CPLD和FPGA内部主要都是由逻辑单元、I/O单元和互连矩阵三个部分组成。它们的I/O单元的功能基本一致，而逻辑单元、互连矩阵及编程工艺却不相同，这些不同决定了CPLD与FPGA的性能及应用范围的差异。表1是CPLD与FPGA的结构、性能对照： CPLD与FPGA性能对照表 FPGA与CPLD内部逻辑单元工艺不同 FPGA采用CMOS SRAM工艺，因此单元电路逻辑需上电再配置，掉电后配置数据丢失，需另配ROM保存配置。即采用在线重配置的方法（ICR：In-circuit Reconfigurablity）为器件定义功能。 FPGA与CPLD内部逻辑单元工艺不同(续) CPLD采用E2ROM或电可擦CMOS工艺，使器件可以长时间保存数据，又是电可擦除的。CPLD采用现场（在系统）可编程的方法（ISP：In-system programmable）为器件定义逻辑功能。 FPGA与CPLD内部连线的方式不同 FPGA的内部连线采用分段式的结构，各资源之间的连接通路是随机可编程的，使信号的传输路径具有随机性。这种连线方式的优点是布线灵活，布通率高，缺点是信号的延时不固定、不可测。 FPGA与CPLD内部连线的方式不同(续) CPLD的内部连线采用了互连连续式的结构，消除了分段式连线的延时不固定、不可测的缺陷，但布通率下降，在逻辑复杂时，不能充分利用片内资源。 FPGA与CPLD内部逻辑单元结构不同 FPGA的逻辑单元是小单元，每个单元有1到2个触发器，其输入变量通常只有几个，采用查找表结构，这样的结构占用的芯片面积小、速度快，芯片上集成的单元数目多，但逻辑功能弱。在实现复杂的逻辑功能时，需占用的单元数目多，互连关系复杂。适用于数据型应用系统。 FPGA与CPLD内部逻辑单元结构不同（续） CPLD的逻辑单元是大单元，通常输入变量通常有20到28个，采用PAL结构，由于单元功能强大，一般的逻辑功能在一个单元内即可实现，互连关系简单。但同样规模的芯片上，所含的触发器的数目要少得多。适用于逻辑型的应用系统。 补充内容 补充内容 补充内容 补充内容 * 在线教务辅导网： 教材其余课件及动画素材请查阅在线教务辅导网 QQ:349134187 或者直接输入下面地址： 数字逻辑电路 测试与设计 第十四讲 4课时 设计实例 四、十进制计数器设计 目的：1.进一步熟悉Maxplus2界面。 2.进一步熟悉图形输入法设计步骤。 3.高级技巧知识。 4.掌握编程下载的方法。 注：1. 了解CPLD硬件信息。（在文件夹“有关CPLD信息中”） 2. 了解管脚锁定方法。 3. 会编程下载软件使用。 四、数字钟的设计与制作 P4M1 MAX+PLUSⅡ软件操作训练 四、数字钟的设计与制作 P4M1 MAX+PLUSⅡ软件操作训练 实验板结构及原理 四、数字钟的设计与制作 P4M1 MAX+PLUSⅡ软件操作训练 P4M1 MAX+PLUSⅡ软件操作训练 四、数字钟的设计与制作 下载步骤演示 下载程序安装演示 P4M1 MAX+PLUSⅡ软件操作训练 四、数字钟的设计与制作 作业: 1.用图形输入法设计输出低电平有效的3-8译码器, 仿真并下载验证。 2.用图形输入法D触发器和JK触发器,仿真并下载验证。 3.用图形输入法设计二分频电路,仿真并下载验证。 归纳总结: 如何将设计程序下载到实验板中. 1)实验板结构组成