新数字电子技术 教学课件 曾晓宏 第6章 时序逻辑电路.pptVIP

时序逻辑电路——任何一个时刻的输出状态不仅取决于当时的输入信号，还与电路的原状态有关。 时序电路的特点： （1）含有具有存储电路（最常用的是触发器）。 （2）具有反馈通道。 1．由逻辑图写出下列各逻辑方程式： （1）各触发器的时钟方程。 （2）时序电路的输出方程。 （3）各触发器的驱动方程。 2．将驱动方程代入相应触发器的特性方程，求得时序逻辑电路的状态方程。 3．根据状态方程和输出方程，列出该时序电路的状态表，画出状态图或时序图。 4．根据电路的状态表或状态图说明给定时序逻辑电路的逻辑功能。 例：同步时序逻辑电路的分析。 （3）写出JK触发器的特性方程，然后将各驱动方程代入JK触发器的特性方程，得各触发器的状态方程： （4）作状态转换表及状态图 ①当X=0时：触发器的状态方程简化为： ①当X=1时：触发器的次态方程简化为： 输出方程简化为： 根据状态表或状态图，可画出在CP脉冲作用下电路的时序图。 CP1=Q0 （当FF0的Q0由0→1时，Q1才可能改变状态。） ②输出方程： ③各触发器的驱动方程： （4）作状态转换图、时序图。 1.异步二进制计数器 用“观察法”作出该电路的时序波形图和状态图。 由时序图可以看出，Q0、Ql、Q2、Q3的周期分别是计数脉冲(CP)周期的2倍、4倍、8倍、16倍，因而计数器也可作为分频器。 1.异步二进制计数器 2.同步二进制计数器 二进制同步减法计数器 分析4位二进制同步减法计数器的状态表，很容易看出，只要将各触发器的驱动方程改为： 当控制信号X=1时，FF1～FF3中的各J、K端分别与低位各触发器的Q端相连，作加法计数。 集成同步二进制计数器举例 ① 异步清零。 （2）4位二进制同步可逆计数器74191 1.异步十进制计数器 （3）作状态转换表。 然后将各驱动方程代入JK触发器的特性方程，得各触发器的次态方程： （3）作状态转换表。 （4）作状态图及时序图。 （5）检查电路能否自启动 用同样的分析的方法分别求出6种无效状态下的次态，得到完整的状态转换图。可见，该计数器能够自启动。 例：用两片74191采用异步级联方式构成8位二进制异步可逆计数器。 例：用计数器的输出端作进位/借位端 有的集成计数器没有进位/借位输出端，这时可根据具体情况， 用计数器的输出信号Q3、Q2、Q1、Q0产生一个进位/借位。 RD是异步清零控制端。 移位寄存器——不但可以寄存数码，而且在移位脉冲作用下，寄存器中的数码可根据需要向左或向右移动。 右移寄存器的时序图： 左移寄存器 当S=1时，D0=DSR、D1=Q0、D2=Q1、D3=Q2，实现右移操作；其中，DSR为右移串行输入端，DSL为左移串行输入端。 74LS194为四位双向移位寄存器。 74LS194的功能表： 环形计数器 本章小结 1．时序逻辑电路的特点；任一时刻输出状态不仅取决于当时的输入信号，还与电路的原状态有关。因此时序电路中必须含有存储器件。 如用两片74290采用异步级联方式组成的二位8421BCD码十进制加法计数器。 模为10×10=100 6.2 计数器 6.2.3 N制计数器 3.级联法获得N进制计数器 利用级联后的计数器构成大容量N进制计数器 计数的模通过级联得到扩大，但是计数进制是相对固定的。所以要得到任意进制的大容量的计数器，可以采用级联和前述的清零法、置数法的综合应用得到。 D0 D1 D2 D3 74LS161（低位） CTP CO CTT 74LS161（高位） CP CO CTT 计数脉冲输入 ? CTP CP D0 D1 D2 D3 Q0 Q1 Q2 Q3 Q0 Q1 Q2 Q3 1 用两片74LS161同步级联构成60进制同步加法计数器 6.3 寄存器 能够暂时存放数据的逻辑电路称为寄存器。 寄存器的功能——接收数据、存放数据和输出数据 寄存器存放数码的方式——并行和串行 寄存器的构成——由触发器组成，一个触发器可以存放一位二进制数码。 若要存放N位二进制数码，则需用N个触发器。 寄存器的工作方式——单拍工作方式和双拍工作方式。 单拍工作方式：在时钟脉冲触发时就存入新数据，较常见。 双拍工作方式：先将寄存器置0，然后再存入新数据。 6.3 寄存器 6.3.1 数码寄存器 1.单拍式数码寄存器 D触发器构成的单拍式四位数码寄存器 D Q F D Q F D Q F D Q