新数字逻辑原理与应用 教学课件 郭军 第5章 2.pptVIP

5.3 同步时序电路的结构与分析 5.3.1 同步时序电路的结构 图5.20（a）是一个可控二进制计数器，采用2个正沿触发的D触发器构成记忆电路。当输入信号X＝l时，在时钟脉冲CP的正沿作用下，计数器开始计数，计数顺序是00—10—01—11－00—…（数字的左右位分别为D触发器1、2的状态）；当X＝0，触发器输出Ql、Q2保持原有的状态不变。 组合逻辑电路的输入也包括外部输入和内部输入，外部输入Xl，…，Xn也就是整个时序电路的输入，而内部输入yl…yr为存储电路的输出。存储电路能够用来存储二进制信息。组合电路经内部输出到存储电路，再从存储电路经内部输入又回到组合电路，从而形成一个反馈通路。因此，时序电路的外部输出Z和内部输出Y成为外部输入x与内部输入y的函数。 在同步时序逻辑电路中，时钟信号的间隔不能太短，即在前一个时钟信号作用下，电路必须稳定地进人新的状态后下一个时钟信号才能到来，否则，电路的状态将可能发生混乱。 组合电路和记忆电路之间存在反馈关系是时序电路的一个特点。组合电路的输出和输入的关系可用的逻辑表达式来描述。由于记忆电路的输出不仅取决于当时的输入而且还取决于过去的输入，而两者又不发生在同一时刻，因此对它的描述就要用到激励表、状态表及状态图等工具。 由上例可看到，状态表完全反映了在时序电路输入端上加信号后，电路的输出是如何变换的，因此它是分析时序电路外部特性的一个方便的工具。正因为它以简洁的形式反映电路的外部特性，所以，它还是设计时序电路的一个有力工具。 图5.22（b）是例题时序电路的状态图。4个标有Q2Q1=00、10、01、11的圆圈表示电路的状态。箭弧上标以 X和Z（斜线的右侧为Z）。 状态图只是状态表的另一种表示方式。它也是分析和设计时序电路常用的一种工具。 5.3.2 同步时序电路的分析 同步时序电路的分析是根据给定的逻辑电路图，分析得出其状态表或画出状态图来，描述电路的工作过程和输入输出关系，说明电路的功能和工作特点。通过电路分析，可以了解给定时序电路的特点，有助于改进电路的设计。 (3)列出时序电路的次态表。 (4)作状态表和状态图。 (5)分析时序电路的外部性能。 (3)列出时序电路的次态表。 它以时序电路的输入A、B和触发器的现态所有可能的组合为输入，对照状态真值表，查得对应的J、K值，再由J-K触发器的功能表，即可得触发器的次态。 列出电路的状态真值表（表5.17），根据D触发器的功能表把状态真值表转换成状态表（表5.18）和状态图（图5.26）。 由状态图可看出，该电路的8个状态中只有6个状态是“有效序列”，当电路进入有效序列后，在CP脉冲作用下，就按状态图所示在6个状态中循环转换，因此该电路是一个六进制计数器。还有2个状态（010、101）是无效状态。在刚合上电源时，计数器有可能先进入无效状态，然后经一个或两个CP脉冲作用后才能进人有效状态，因此它是一个能进人有效序列的六进制计数器。 5.4 同步时序电路的设计 同步时序电路的设计又称同步时序电路的综合。事实上，设计过程就是分析过程的逆过程，也就是根据特定的逻辑条件和要求，设计出能够实现逻辑功能的时序电路。本节通过一些实例介绍同步时序电路的设计步骤和设计过程。 （4）作激励函数和输出函数。根据选用的触发器激励表和电路的状态表，综合出电路中各触发器的激励函数和电路的输出函数。 （5）画逻辑图。 基本的设计原则是，用尽量少的触发器和门电路来实现特定的逻辑功能 5.4.1 建立原始状态图和状态表 同步时序电路设计的第一步，就是把用文字或用波形图表达的设计要求转变为状态表，这是设计中十分重要的一步。在这一步骤中，要指定最少的且是必要的状态是困难的，在所确定的状态中往往会有多余的状态，这是允许的，可以在下一步“状态简化”中去掉多余的状态。但是，在编制原始状态表时应确保不能遗漏状态。 在不重叠检测器中，若输入1010101，只能检出两个“101”序列，输出为0010001；在可重叠检测器中，输入1010101，可以检出3个“101”序列，输出为0010101。差别在于：若电路处于D态（检测器已检出第1个101序列），输入“0”，在可重叠检测器中，被认为是第2个序列的第2个元素，检测器进入C态；而在不重叠检测器中检测器进入A态。 由上述，可得可重叠101序列检测器的原始状态图和原始状态