新数字逻辑原理与应用 教学课件 郭军 第6章.pptVIP

* * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * 6.2.2 电位异步电路的分析 例 6.3 分析图 6.6（a）所示电位异步电路 解：第一步，先将图6.6（a）画成具有延迟反馈结构的形式（图6.6（b））,写出输出Z和激励信号Y的方程： Y = Z = X1X2 + X2y 6.2.2 电位异步电路的分析 例 6.3 分析图 6.6（a）所示电位异步电路 解：第一步，先将图6.6（a）画成具有延迟反馈结构的形式（图6.6（b））,写出输出Z和激励信号Y的方程： Y = Z = X1X2 + X2y （a）原图 （b）原图的另一种形式 图6.6 例6.3电路图 第二步，列出电路的状态真值表（图6.7（a））和激励表（图（b））。 图6.7 例6. 3的分析 （a）状态真值表 （b）激励表 第三步，列出流程表（图（c））。 它以卡诺图形式反映X1X2、y和Y及Z的关系。只要把图6.7（b）分画在两个表上并把它们并列在一起即为流程表。 （c）流程表 第四步，分析电路。有了流程表，就可根据输入X1X2变化情况求得Z的波形图。 例如，X1X2的状态作如下变化： （01）→（11）→（10）→（11）→（01）→（00）→（01） 可在流程表中推得Z的波形如图6.7（d）所示 （d）时间图 图6.7 例6. 3的分析 6.2.3 电位异步电路的设计 电位异步电路的设计过程如下： （1）根据设计要求，弄清所有可能的状态转换关系，拟定输入输出时间留或输入输出信号转移序列； （2）建立原始流程表； （3）状态化简，得简化流程表； （4）状态分配； （5）确定激励方程和输出方程； （6）画逻辑图。 例6.4 设计一电平异步时序电路，它有两个电平输入端X1X2；一个电平输出Z。当X1为“0”时，Z必定为“0”；当X1＝1时，仅仅是X2的第一次跳变才使Z从“0”跳变到“1”；当X1为“0”时，Z为“0”。 解： （1）分析建立信号序列。采用分步分析方法。 首先，当X1＝0时，无论X2为0或1，输出Z＝0。其信号序列X1X2/Z如图6.8(a)。 其次，当X1=1时，X1X2为11或10，跳变可能有两种情况。一种是由（11）→（10）→ …；另一种是由（10）→（11）→ …。两者都会使输出Z变为1。其信号序列为如图6.8(b) 图6.8 （a） （b） 最后，当X再由“1”跳回“0”时，不论X2处于什么情况Z都为“0”。综合以上分析，得信号序列如图6.8(c)。 图6.8一般称为总态图。 （2）作原始流程表。首先作出原始流程表的稳态部分（图6.9（a）），再写出其不稳定部分，最后得原始流程表如图6.9（b）所示，其中，任意态用d表示。 (a) 稳定状态部分流程表 (b）原始流程表 图6.9 电平异步电路的设计 （3）状态化简。作隐含表（图6.9（c）），再得到简化的等效流程表（图6.9（d））。 (c)隐含表和合并图 （d）简化的等效流程表 （4）状态分配。分别给状态A、B和C分配二进制状态编码00、11和01，得流程表如图6.9（e）所示。 (e) 流程表 （5）求激励方程和输出方程。将流程表中激励变量及输出变量分别列出卡诺图（图6.9（f）～（h））。 （f）Y1 的卡诺图 （g）Y2 的诺图 (h)Z的卡诺图 相应的逻辑方程为： （6）画逻辑图（图6.9（i））。 (i)逻辑图 图6.9 电平异步电路的设计 6.3 异步时序电路的险态 1. 险态的产生 异步电路中，每个反馈环节都有一个延迟元件，而这些延迟元件的延迟时间存在差异，就可能造成电路故障，即电路产生险态。 例如，图6.10是一个最简单的异步时序电路，由或非门组成的基本RS触发器，其中Δt1和Δt2是反馈延迟，忽略门延迟；Z1、Z2、Y1、Y2、y1、y2分别为电路的输出、现态和次态，流程表如