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Verilog HDL硬件描述语言Hardware Description Language(HDL) HDL的来历 HDL是“硬件描述语言”Hardware Description Language的缩写(不是“硬件设计语言”Hardware Design Language的缩写)。 VHDL(VHSIC HDL） 1980年开始在美国国防部Department of Defense (DOD) VHSIC (Very High Speed Integration Circuit)计划的指导下开发，完成于1983年，1987 VHDL成为标准，IEEE1076-1987。 美国国防部要求所有的电子设计使用VHDL描述，并决定在YF-22战斗机项目中使用VHDL。 HDL的来历 Verilog HDL Verilog HDL是在1983年由Gateway Design Automation 公司的Phil Moorby首创的。 在1984-1985年，Moorby设计出了第一个关于Verilog-XL的仿真器。 1986年，他对Verilog HDL的发展又作出了另一个巨大贡献：即提出了用于快速门级仿真的XL算法。 1989年，Cadence公司收购了GDA公司，Verilog HDL语言成为Cadence公司的私有财产。 1990年，Cadence公司决定公开Verilog HDL语言，于是成立了OVI(Open Verilog International)组织来负责Verilog HDL语言的发展。 基于Verilog HDL的优越性，IEEE于1995年制定了Verilog HDL的IEEE标准，即Verilog HDL1364-1995。 HDL的来历 Verilog HDL和VHDL的比较 共同特点： 能形式化地抽象表示电路的结构和行为； 支持逻辑设计中层次描述； 具有电路仿真与验证机制； 支持电路描述由高层到低层的综合转换； 硬件描述与实现工艺无关； 便于文档管理、易于理解和设计重用。 Verilog HDL和VHDL的比较 不同点： Verilog HDL拥有更广泛的设计群体，成熟的资源也远比VHDL丰富。 Verilog HDL的最大优点是：它是一种非常容易掌握的硬件描述语言，只要有C语言的编程基础，通过二十学时的学习，再加上一段实际操作，一般可在二至三个月内掌握这种设计技术。 Verilog HDL和VHDL在行为级抽象建模的覆盖范围方面也有所不同。一般认为Verilog HDL在系统级抽象方面比VHDL略差一些，而在门级开关电路描述方面比VHDL强得多。 Verilog HDL和VHDL的比较 一个有趣的现象：由于Verilog HDL在其门级描述的底层，也就是在晶体管开关的描述方面比VHDL有强得多得功能，所以即使是VHDL的设计环境，在底层往往上也是由Verilog HDL描述的器件库所支持的。 Cadence开发了Verilog HDL和SDF，其领导开发的ASIC的库元素的Verilog HDL模型高效、仿真速度快；工具厂商在开发ASIC库元素的高效VHDL模型上速度较慢。 VITAL：库元素的VHDL模型生成标准。IEEE成立VHDL Initiative Towards ASIC Libarary（ VITAL）委员会，利用现存的模型开发方法，加速VHDL的ASIC单元仿真库的开发。形成了一套标准化的VHDL ASIC单元模型产生技术，由两个IEEE包支持：VITAL_timing和VITAL_primitive。IEEE 1076.4－1995。（2000 年做了修订：IEEE 1076.4－ 2000） Verilog HDL的应用 Verilog HDL是专门为复杂数字逻辑电路和系统的设计仿真而开发的，本身就非常适合复杂数字逻辑电路和系统的仿真和综合。 Verilog HDL较为适合系统级(System)、算法级(Alogrithem)、寄存器传输级(RTL)、逻辑级(Logic)、门级(Gate)、电路开关级(Switch)设计。 而对于特大型（几百万门级以上）的系统级(System)设计,则VHDL更为适合。 2001年3月，Verilog HDL IEEE1364－2001标准公布， Verilog HDL语言在综合和仿真性能方面都有大幅度的提升。 Verilog HDL的应用 在美国，高层逻辑电路设计领域Verilog HDL和VHDL的应用比率是80％和20％； 日本和台湾省与美国相同。 欧洲VHDL发展比较好。 国内大多数集成电路设计公司都采用Verilog HDL。 Verilog HDL的应用 Verilog HDL作为一种高级的硬件描述编程语言，有着