VerilogHDL设计与综合4-精品.pptVIP

括号的作用 利用括号分割逻辑。 z = a + b + c + d; Z = (a + b) + (c + d); + a b + c + z d + a b + c d + z * 有限状态机FSM指导 enum指导 状态赋值枚举，也用来将状态赋值捆绑到状态向量。 state_vector指导 定义状态寄存器和编码类型 状态机的描述也有综合指导。在RTL代码中，FSM指导向优化器传递状态机有关的特性信息。 这些指导有： FSM指导 `timescale 1ns/ 100ps module state4 (clock, reset, out); input reset, clock; output [1: 0] out; reg [1: 0] out; parameter /* ambit synthesis enum state_info */ stateA = 2b00, stateB = 2b01, stateC = 2b10, stateD = 2b11; reg [1: 0] state;/* ambit synthesis enum state_info */ state; reg [1: 0] nextstate/* ambit synthesis enum state_info */ nextstate; always @( posedge clock) /* ambit synthesis state_vector state -encoding one_hot */ if (reset) state = stateA; else state = nextstate; . . . 枚举名称定义 枚举名称限用于state、nextstate向量 定义状态寄存器并指定编码格式 第13章 Coding Styles for Synthesis if语句和case语句的编码风格 if语句和case语句中晚到达信号的处理 逻辑块的编码风格 高性能编码技术 其它问题 主要内容： if 语句 module single_if(a, b, c, d, sel, z); input a, b, c, d; input [3:0] sel; output z; reg z; always @(a or b or c or d or sel) begin if (sel[3]) z = d; else if (sel[2]) z = c; else if (sel[1]) z = b; else if (sel[0]) z = a; else z = 0; end endmodule module mult_if(a, b, c, d, sel, z); input a, b, c, d; input [3:0] sel; output z; reg z; always @(a or b or c or d or sel) begin z = 0; if (sel[0]) z = a; if (sel[1]) z = b; if (sel[2]) z = c; if (sel[3]) z = d; end endmodule 例1.1a 单个 if 语句 例1.1b 多重 if 语句 注意代码的优先级 if语句 case语句 module case1(a, b, c, d, sel, z); input a, b, c, d; input [3:0] sel; output z; reg z; always @(a or b or c or d or sel) begin casex (sel) 4’b1xxx: z = d; 4’bx1xx: z = c;