数字集成电路可靠性设计.pdfVIP

数字集成电路的可靠性设计 摘 要 在现代科技日新月异的今天，半导体器件特征尺寸快速缩减、晶体管集成度大 约每18个月翻一倍，集成电路可靠性受到越来越多的关注，尤其是NBTI诱发的老 化和高能粒子辐射诱发的软错误严重影响着集成电路牛命周期。负温度偏置不稳定 性(NBTI)会影响电路的最大工作频率并最终导致电路出现时序违规问题，导致电 路失效；而航空航天环境下的高能粒子辐射会诱发单粒子翻转(SEU)，这些软错 误可能会传播到输出端使得最终结果出错，这在一些安全关键领域是绝对不能容忍 的。因此对集成电路可靠性的研究势在必行，本文针对集成电路的可靠性进行了深 入的探索，辛要的研究内容和创新如下： 第一，实现了基于双模冗余和三模冗余的两种抗辐射加固结构，前者在两个同 构的D触发器也即双模冗余结构(DMR．DFF)的输出端插入MullerC单元，这样可 以有效阻塞SEU引发的软错误，防止软错误传播到下一级逻辑。而后者是由三个同 构的D触发器外加表决器(Voter)组成的，表决器进行“三中取二”的逻辑运算， 可以容忍仟何一路信号．卜发牛的软错误。以4位乘法器为载体，完成了版图设计， 并且进行SEU注入仿真和软错误敏感度分析，具体量化了这两种结构的防护效果， 使得软错误率下降达到接