微机原理与接口技术v.pptVIP

6.1.1 存储器概述 1.存储元、存储单元、存储器 2.存储器有两种基本操作 读——指从存储器中读出数据，非破坏性操作 写——指把信息写入存储器，破坏性操作 3. 所有的存储芯片都设有地址引脚、数据引脚、读、写控制脚及片选脚。 6.1.2 存储器分类 按存取速度 Cache 主存 辅存 按存储介质 磁存储器：磁芯（指南针）、磁盘、磁带 光学存储器：CD-ROM 半导体存储器：半导体集成电路存储器 6.1.4 SRAM的存储元 6个MOS管组成双稳态电路 T1截止，T2导通为“0”；T1导通，T2截止为“1”；A、B两点的电位总是互为相反的，因此它能表示1位二进制的0和1 T1、T2为工作管，T3、T4负载管，T5、T6、T7、T8控制管（其中T7、T8共用） 写入：X线Y线有效，使T5T6T7T8导通，写控制有效，使单元数据线与外部数据线连通，靠T1T2的截止与导通记录信息 读出： X线Y线有效，使T5T6T7T8导通，读控制有效，使单元数据线与外部数据线连通，从T2端读出信息 DRAM集成度高，引脚数目受到小型化封装的限制，因此地址线采用分时的做行列地址使用； DRAM内部有两个特点：一是具有行地址锁存器和列地址锁存器；二是内部具有读出再生放大电路，提高信号输出功率； DRAM存储元 地址重叠 地址重叠：一个存储单元具有多个存储地址。 原因：有些高位地址线没有用、可任意。 使用地址：出现地址重复时，常选取其中既好用、又不冲突的一个“可用地址”。 选取一个可用地址的原则： 高位地址全为0。 线选法地址分析(2) 地址不连续 ！ A15 A12～A0 A13 (1) 2764 (2) 2764 CE CE A19 ~ A16 A14 A15 A13 A12 ~ A0 一个可用地址 1 2 ××××× ××××× 1 0 0 1 全0 ~ 全1 全0 ~ 全1 08000H ~ 09FFFH 02000H ~ 03FFFH 地址范围计算 01 … 01 00 … 00 02000H … 03FFFH 08000H … 09FFFH 0 0000 0000 0000 … 1 1111 1111 1111 0 0000 0000 0000 … 1 1111 1111 1111 范围 A12 ~ A0 A14 A13 0000 0 … 0000 0 0000 1 … 0000 1 A19 ~ A15 线选法小结 构成简单 有地址重叠，地址空间严重浪费 有可能地址不连续 译码和译码器 译码：将某个特定的“编码输入”翻译为唯一“有效输出”的过程 译码电路可以使用门电路组合逻辑 译码电路更多的是采用集成译码器 常用的2:4译码器： 74LS139 常用的3:8译码器： 74LS138 常用的4:16译码器：74LS154 译码器74LS138 74LS138的功能表 片选输入 编码输入 输出 G1 G2A* G2B* C B A Y7* ~ Y0* 1 0 0 0 0 0仅Y0*有效） 0 0 1仅Y1*有效） 0 1 0仅Y2*有效） 0 1 1仅Y3*有效） 1 0 0仅Y4*有效） 1 0 1仅Y5*有效） 1 1 0仅Y6*有效） 1 1 1仅Y7*有效） 非上述情况 ××× 全无效） （2）部分译码 部分译码：只有部分高位地址线参与对存储芯片的译码 仍然存在地址重叠 可简化译码电路的设计 但系统的部分地址空间将被浪费 部分译码示例 138 A17 A16 A11～A0 A14 A13 A12 (4) (3) (2) (1) 2732 2732 2732 2732 C B A G3 G2 G1 IO/M CE CE CE CE Y0 Y1 Y2 Y3 A19 ~ A15 A14 ~ A12 A11 ~ A0 一个可用地址 1 2 3 4 ××10× ××10× ××10× ××10× 000 001 010 011 全0 ~ 全1 全0 ~ 全1 全0 ~ 全1 全0 ~ 全1 20000H ~ 20FFFH 21000H ~ 21FFFH 22000H ~ 22FFFH 23000H ~ 23FFFH ⑶全译码 全译码：所有的系统地址线均参与对存储单元的译码寻址，包括 片内译码：低位地址线对芯片内各存储单元的译码寻址 片选译码：高位地址线对存储芯片的译码寻址 采用全译码，每个存储单元的地址都是唯一的，不存在地址重叠