或-符合逻辑系的可测性设计与测试.pdfVIP

摘要 随着集成电路的特征尺寸逐渐缩小，集成度与复杂度日益提高，测试已 成为VLSI设计面临的重大挑战之一。如何应用可测性设计方法进行逻辑设 计，以减轻繁重的测试任务，减少测试费用和测试时间，是VLSI设计中的 一个重要课题。作为与一异或逻辑的重要补充，或．符合逻辑比传统的与或非 逻辑形式更适合运用在一定的应用中，例如算术逻辑函数、线性或近似线性 函数等，在许多应用中其平均需要的和项数较小，能够节省芯片面积。此外 或一符合逻辑具有较好的可测性，在可测性设计上具有较大的潜在价值。本文 系统地讨论了或一符合逻辑系统针对固定故障的可测性设计方法和测试，并以 或．符合逻辑的形式进一步探讨了与．异或和或。符合逻辑的可测性特点。 OR．Coincidence polarity OR—Coincidence polarity OR—Coincidence expansion，Goc)，符合积表示(Coincidence cpos)，这四种表示之间的相互关系为后面的表示包含前面。实现符合逻辑 的同或电路主要有串联和树形2种实现结构，后者适合输入变量数较多且对 电路速度要求较高的情况。文章首先研究了基于或．符合逻辑的易测性网络， 所谓易测性网络是指与传统的电路网络相比，其测试矢量的个数、规则性及 生成难易度上具有明显优势。提出了PPOC基于串联同或结构的单故障和多 多固定故障)。提出了2种典型的同或树以及它们的可测性结构，给出了这2 种最小可测性同或树的生成方法，在此基础上提出了PPOC基于树形同或结 测性网络。提出了由FPOC构成的混合极性网络，以及提供反相输入时GOC 和CPOS易测性网络的可测性设计方法。与传统电路的测试相比，提出的各 单故障易测性网络的完全测试集均为基数非常小的通用测试集，可方便地通 过内建自测试等方法实现；多故障易测性网络的测试集也较为规则，易于生 成。各单故障易测性网络只需很少的观察和控制端及其他测试逻辑，多故障 易测性网络需要的测试逻辑也相对较少，在测试逻辑负荷与可测性之间达到 了一个较好的平衡。 文章最后提出了或一符合代数形式的布尔差分方法以及基于该方法的或一 一T一 符合型通用逻辑门组合网络的故障测试。引入了布尔反差分的概念，给出了 相关计算性质和方法、基于布尔反差分的测试矢量生成方程。或一符合形式的 布尔差分方法使得在或一符合组合网络中运用布尔差分法时有了简洁严密且 意义清晰的数学工具。对故障测试的讨论表明，或．符合型通用逻辑门逻辑功 能强，可以简化网络结构，从而减少故障的发生和测试负荷，在数字设计中 使用对故障测试较为有利。 络：固定故障；通用测试集：内建自测试；布尔差分；通用逻辑门 Testableand fortheOR—Coincidence DesignTesting LogicSystem and ZhangxinPan(major：circuitssystems) Directed Chert byProf．Xiexiong Abstract Thecontinuousdecreaseoffeaturesize1eadsto increaseinthe large and of circuitsandtesthasbeena integrationcomplexityintegrated great forVLSI easethetaskoftestandreducethetest and challenge design．To