系统芯片SOC设计原理 作者 罗胜钦 第03章 硬件描述语言VHDL.pptVIP

LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE WORK.gats_beha_pkg.ALL; ENTITY ins_example IS PORT (d0, d1, d2, d3:IN STD_LOGIC; q：OUT STD_LOGIC); END ins_example; ARCHITECTURE beha_example OF ins_example IS COMPONENT and2; GENERIC (rise,fall：TIME); PORT (a,b：IN STD_LOGIC; c：BEFFER.STD_LOGIC); END COMPOENT; SIGNAL q0, q1: STD_LOGIC; BEGIN U0: and2 GENERIC MAP (5ns, 7ns); --U0 参数映射 PORT MAP (d0, d1, q0); --U0 端口映射 U1: and2 GENERIC MAP (10ns, 10ns); --U1 参数映射 PORT MAP (d2, d3, q1); --U1 端口映射 U2: and2 GENERIC MAP (9ns, 11ns); --U2 参数映射 PORT MAP (q0, q1, q); --U2 端口映射 END beha_example; 3.10 配置 配置用于描述层于层之间的连接关系（例如设计单元和元件库之间）和实体与结构体之间的连接关系,是整个设计系统的结构指引。 实体 结构体1 结构体N 设 计 库 元 件 库 在VHDL程序设计中，例化的元件和设计实体的 连接有4种方式，即默认连接，默认配置，配置 说明和元件配置。 配置 配置说明的基本书写格式如下： CONFIGURATION 配置名 OF 实体名 IS FOR 结构体名; [配置说明语句] END FOR； END 配置名； 相应于不同的使用情况，配置说明有多种形式。 利用元件说明和例化语句调用元件，即是默认连接。另外三种连接方都是属于配置方式。 3.10.1 默认配置 默认配置是最简单的配置方式，其书写格式为 CONFIGURATION 配置名OF 实体名IS FOR 选配结构体名; END FOR； END 配置名； 默认配置定义了配置名，将当前库中的选配结构体，配置给实体。利用这种配置方法，可以为一个实体选择不同的结构体。默认配置用于选配不包含块结构和元件的结构体。 为一个加法器选择两个不同结构的结构体进行仿真。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY adder IS PORT ( cin：IN STD_LOGIC; carry: OUT STD_LOGIC; data_a, data_b :IN STD_LOGIC_VECTOR (31 DOWNTO 0); sum:OUT STD_LOGIC_VECTOR