系统芯片SOC设计原理 作者 罗胜钦 第07章-2 7.5 现场可编程门阵列.pptVIP

7.5 现场可编程门阵列 7.5.1 概述 现场可编程门阵列 FPGA（Field Programmable Gate Array）是另一 类广泛应用的高密度 可编程逻辑器件。 Xilinx的FPGA采用 CMOS工艺，用SRAM 作为编程元件，允许 无限次编程，并可被 动态编程，特别适合 于系统硬件功能需动 态变化的应用场合. Xilinx的FPGA发展概况 集成度 7.5.2 XC4000系列FPGA的结构和工作原理 FPGA的可编程资源包括 可构造逻辑模块CLB 提供用户设计所需的逻辑功能。 输入输出模块IOB 是器件的引脚与内部信号线之间的接口。 驱动长线的三态缓冲器TBUF。 分布在器件四周的沿边宽译码器。 1. 可构造逻辑模块CLB 可构造逻辑模块 CLB是FPGA中实 现逻辑功能的基本 单元。 CLB由3个函数发 生器F、G和H，2个 触发器和一些由多路 选择开关构成的控制 逻辑组成。 函数发生器F和G 各有4个输入F1~F4 和G1~G4，一个输出 F和G。 可构造逻辑模块CLB F和G内都有16bit的RAM，采用存储器查找表的方式产生4个输入变量的任意布尔函数。函数发生器H的输入是F/H2、G/H0和H1三个变量，这种逻辑结构可以实现如下逻辑函数： 2个四变量的任意函数和一个3变量的任意函数（变量之间均不相关）。 一个五变量的任意函数。 一个四变量的任意函数和某些六变量函数。 某些9变量函数。 CLB的4根输入C1~C4进入CLB后，构成4个控制信号H1、DIN/H2、SR/H0和EC。这些控制信号具有双重功能。 CLB控制线的功能 当CLB用作逻辑功能时，这些控制信号的功能为： EC—时钟许可 SR/H0—异步置位/复位或者函数发生器H的一个输入H0。 DIN/H2—直接输入或者函数发生器H的输入H2。 H1—函数发生器H的输入。 当CLB用作RAM时，这四个输入为 EC—时钟许可。 WE—写许可。 D0—数据输入到函数发生器F或G。 D1—数据输入到函数发生器G（16×1和16×2模式）或者第五位地址 线（32×1模式）。 当CLB用作RAM时，有四种配量模式：16×1bit单口RAM、16×2bit单口RAM、32×1bit单口RAM和16×1bit双口RAM。所有RAM采用边沿触发。 2. 输入输出模块 XC4000系列器 件的输入输出模 块IOB由输出寄 存器、输出三态 缓冲器、输入寄 存器/锁存器、输 入缓冲器和控制 逻辑构成。 3. 沿边宽译码器 译码器的输入高达数十~数百个 4. 可编程互连资源 4.可编程互连资源 GLB、PSM和单长度线、双长度线的平面布置 5. 全局网络和全局时钟缓冲器 象限分布时钟网络 7. 边界扫描 8. 配置(Configuration) 所谓配置，就是把设计所得到的编程数据装入一片或若干片FPGA，以定义器件内部模块的逻辑功能及互联的过程。 按配置时钟CCLK产生的方式，有主模式和从模式之分，凡是产生配置时钟的工作模式，称为主模式，接受配置时钟的工作模式称为从模式。按配置数据传送的方式，有串行模式和并行模式的区分。按位传送配置数据的方式，称为串行模式，按字节传送的方式称为并行模式。 配置数据的传送格式如下： 起始场 起始符 数据长度 分隔符 数据帧起始位 数据 校验 终止场 启动数据 0010 24bit 1111 0 nbit xxxx (CRC) xxH 或0110 ? 配置过程 FPGA的配置过程分成4个主要步骤： 清配置存储器 初始化 配置 启动 当器件加电后，内部电路强制对配置逻辑初始化 .在此期间,配置存储器被一帧一帧地依此初始化. FPGA初始化完成后，INIT变高，进入配置阶段。在配置阶段，在配置时钟CCLK的作用下，装入全部配置数据后，配置操作全部完成。 当芯片内所有配置存储器已满，并且长度计数器计数已到，DONE将变为高电平，指示配置结束。 9. XC4000系列FPGA的配置模式 主串行模式和从串行模式 主并行模式 同步接口模式异步接口模式 同步接口模式也可以认为是从并行模式，在链路中，第一片器件采用同步接口模式，其它后级器件仍应采用从串行模式。 7.5.3