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现代计算机组成原理 潘 明 潘 松 编著 第 8 章 16位流水线CPU设计 实验与设计 实验8-2. Stage2指令译码段实验 图8-63 寄存器文件模块结构 实验与设计 实验8-2. Stage2指令译码段实验 图8-64 regFile的时序仿真波形 实验与设计 实验8-2. Stage2指令译码段实验 图8-65 分支控制模块结构 实验与设计 实验8-2. Stage2指令译码段实验 图8-66 branch.vhd的仿真波形 实验与设计 实验8-2. Stage2指令译码段实验 图8-67 ID/EX段流水线寄存器的结构 实验与设计 实验8-2. Stage2指令译码段实验 图8-67 ID/EX段流水线寄存器的结构 实验与设计 实验8-2. Stage2指令译码段实验 图8-69 在Project中添加/删除程序 实验与设计 实验8-2. Stage2指令译码段实验 bus_mux_3.vhd的程序如下： LIBRARY ieee; USE ieee.std_logic_1164.all; LIBRARY lpm; USE lpm.lpm_components.all; ENTITY bus_mux_3 IS PORT( data0x，data1x : IN STD_LOGIC_VE