基于Verilog HDL的通信系统设计 陈曦 等编著 第12章新.pptVIP

基于Verilog HDL的通信系统设计 集中式帧同步主要就是识别帧同步码，一般可以将整个搜索过程分为搜索态、校验态和同步态3个状态，它的状态转换图如图12-12所示。 图12-12 帧同步状态转换图 基于Verilog HDL的通信系统设计 12-9-3 实验内容 采用逐码移位法实现7位巴克码集中插入式帧同步电路。 12-9-4 实验步骤 根据图12-11设计7位帧同步码1110010的数据检测器。 根据图12-12状态转换图设计帧同步状态机。 12-9-5 实验总结报告要求 给出系统的顶层逻辑图，给出系统测试数据。 给出FPGA资源利用情况。 将注释的实验代码以及仿真结果附于报告中。 实验收获和改进建议。 基于Verilog HDL的通信系统设计 12-10 实验十 多路信号复用的基带系统设计 12-10-1 实验目的 掌握EDA的设计流程和Verilog HDL。 掌握多路信号复用的基带系统的设计原理及其FPGA实现。 12-10-2 实验原理 基带发信系统是多路信号复用基带传输系统的一个重要组成部分，包括复接器、数字信源和码型变换器等三部分。这里给出4路同步复接基带传输发信系统，原理图如图12-13所示。