课程设计126096.pptVIP

题目： 总线接口芯片设计 功能：用CPLD完成CPU（8086最小模式）到存储器的总线接口与译码电路 编译仿真环境：Modelsim软件 要求：代码编译通过，最好有仿真波形 8086最小工作模式下控制核心单元的组成 概念： 1 缓冲器 数字逻辑器件三态门构成。有8位和16位。 控制断有效：输出等于输入 控制断无效：输出为高阻态 8286；8287；74LS245 2 锁存器 D锁存器构成。 控制断有效：输出等于输入 控制断无效：输出保持不变 8282；74LS373；74LS573 地址锁存器8282内部结构 地址锁存器8282引脚信号 地址锁存功能 STB为高电平期间，输出等于输入 为下降沿时，输出锁存，与输入无关 OE为有效电平（低电平）时，正常输出；为无效电平（高电平）时，输出高阻 ALE为8088/8086地址锁存允许, 高电平有效, 输出,复用线上出现地址时为高电平 锁存器的DI0-DI7与CPU的地址/数据复用线相连，STB与ALE相连。ALE为正脉冲时，输出地址；为低电平时，输出锁存，与数据无关 双向数据收发器8286内部结构 双向数据收发器8286引脚信号 双向数据总线收发器 两方面的功能 ⑴、三态输出直接驱动总线 ⑵、具有数据收和发两个方向的传输、隔离控制功能。 常用芯片：Intel8286，Intel8287和74LS245 8286输入输出同相 8287输入输出反相 74LS245的功能与8286相同 最小模式下典型操作时序分析 读周期 电子科技大学 课程设计一 地 ＋5V 读写控制 读写控制 读写控制 CSH 奇地址存储体 8284 时钟 发生器 RESET READY CB D7 ~ D0 D15 ~ D8 DB CSL 偶地址存储体 CS I/O 接口 AB A0 A1 ~ A19 BHE STB OE 8282 锁存器 8086CPU MN/MX INTA RD CLK WR READY M/IO RESET ALE BHE A19-A16 AD15-AD0 DEN DT/R T OE 8286 收发器 D15 ~ D0 8282 DI 1 DI 2 DI 3 DI 4 DI 5 DI 6 DI 7 DO 1 DO 2 DO 3 DO 4 DO 5 DO 6 DO 7 D Q DO CLK DI 0 0 STB OE STB DI0 DI1 直通 保持 高阻 DO0 DO1 DO 0 DO 1 DO 2 DO 3 DO 4 DO 5 DO 6 DO 7 STB V CC 8282 1 2 3 4 5 6 7 8 9 10 20 19 18 17 16 15 14 13 12 11 DI 1 DI 2 DI 3 DI 4 DI 5 DI 6 DI 7 OE GND DI 0 OE A 0 B 0 8286 OE T A 1 A 2 A 3 A 5 A 4 A 6 A 7 B 1 B 2 B 3 B 5 B 4 B 6 B 7 OE T 传送方向 0 1 Ai→Bi 0 0 Bi→Ai 1 1 高阻状态 1 0 高阻状态 功能表 B 0 A 1 A 2 A 3 A 4 A 5 A 6 A 7 OE GND B 1 B 2 B 3 B 4 B 5 B 6 B 7 T V CC A 0 8286 1 2 3 4 5 6 7 8 9 10 20 19 18 17 16 15 14 13 12 11 写周期 使用讲稿05 注意: OE和T引脚连接的是或非门 使用讲稿05 它具有两方面的功能：其一，三态输出直接驱动总线，可作为总线驱动器。其二，具有数据收和发两个方向的传输、隔离控制功能。因此，常作为数据总线收发控制器(这也是总线收发器名称的由来)。作为后者使用时，亦即驱动了总线，这时两种功能并存。