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盛建伦 jlsheng@qtech.edu.cn 计算机组成原理 * * 实 验 指 导 书 青岛理工大学 2013年 第2版 Principles of Computer Organization 盛建伦 Experimental Instructions Book 每个同学应该在F：盘上建立自己的文件夹，把自己的程序等文件都保存在这个文件夹下。 千万不要把自己的程序等文件保存在桌面、C：或D：盘上。关机后都消失了。 不要用汉字作为文件名、文件夹名。 文件名、实体名、信号名、变量名等必须以字母开头。 建立工程时，首先选择器件系列Family：cyclone，然后选择器件Device：EP1C6Q240C6。 Tips 实 验 步 骤 第1部分 1．逻辑设计。 画出系统框图和系统的逻辑图。在逻辑图中清楚地表示出内部各元件的连接以及各条内部连线（signal）的名称。 说明外部的端口名称和有效电平等属性。 根据需要还可列出真值表/功能表/状态转换表/逻辑函数等。 在进入实验室之前必须完成逻辑设计。 2．用VHDL编写程序。 在进入实验室之前必须完成编程。程序必须有注释。 3．仿真设计。 设计仿真数据和步骤。详细说明每个功能是用什么控制信号和数据来验证的。 在进入实验室之前必须完成仿真设计。 实验步骤 4．启动Quartus II系统。建立工程。 建立工程时，首先选择器件的Family：cyclone，然后选择器件Device：EP1C6Q240C6。 先为每个下层的实体建立工程，编译，仿真。如果全都正确了，最后为顶层的实体建立工程，编译，仿真。 5．在Quartus II系统平台上编译VHDL源程序并修改语法错误。 6．在Quartus II系统平台上进行时序仿真并修改逻辑错误。 7．分析实验结果。写实验报告。 实验步骤 实 验 课 题 第2部分 盛建伦 jlsheng@qtech.edu.cn 实验课题1 ALU设计 实验内容： 按照题目要求设计一个16位ALU的逻辑，决定外部的端口（名称、有效电平）和内部各元件的连接，画出系统框图和逻辑图，设计仿真数据，用VHDL编程和仿真。 一、主要元件设计 1．4位并行进位加法器 功能要求：能完成两个4位二进制数（补码和无符号数）的加法和逻辑加运算。内部有并行进位链。可以扩展成多位组。 2．组间并行进位链逻辑 功能要求：4个4位小组的组间并行进位链逻辑。 将组间并行进位链逻辑与4个4位超前进位加法器连接可以构成16位超前进位加法器。可参考74182的逻辑函数。 （4学时） 实验课题1 ALU设计 实验内容： 一、主要元件设计 3．函数发生器 功能要求：能把输入的两个16位二进制数进行变换，与后面的16位超前进位加法器配合完成两个16位二进制数（补码和无符号数）的8种算术运算（有些运算考虑低位来的进位）和8种逻辑运算。 提示：ALU的功能参考数字逻辑课程的“多功能加法器”实验。 实验课题1 ALU设计 二、顶层设计 用层次结构设计的方法设计一个16位ALU。内部包括4个4位并行进位加法器、组间并行进位链、16位函数发生器等。 功能要求：能完成两个16位二进制数以及低位来的进位的8种算术运算和8种逻辑运算。可参考74181。 三、仿真 设计仿真波形数据，要考虑到所有可能的情况。在实验报告中必须清楚说明仿真波形数据是怎样设计的。 四、深入的课题 上面设计的ALU还没有标志寄存器，如果想为ALU增加标志寄存器，应该怎样设计？标志位是怎样产生的？ 实验课题2 通用寄存器组设计 实验内容： 按照题目要求设计一个通用寄存器组的逻辑，决定外部的端口（名称、有效电平）和内部各元件的连接，画出系统框图和逻辑图，设计仿真数据，用VHDL编程和仿真。 一、主要元件设计 1．16位寄存器 功能要求：同步并行置数，异步复位（清零），三态输出，片选信号，读/写控制。 2．地址译码器 功能要求：3-8译码器。 （2学时） 实验课题2 通用寄存器组设计 二、顶层设计 用层次结构设计的方法设计一个通用寄存器组。包括8个16位寄存器，1个地址译码器等元件。 功能要求：每个寄存