《利用Cadence Allegro PCB SI进行SI仿真分析》.pdfVIP

利用Cadence Allegro PCB SI 进行SI 仿真 分析 摘要 本文主要针对高速电路中的信号完整性分析，利用Cadence Allegro PCB SI 工具进行 信号完整性（SI）分析。 说明：本手册中的实例均采用Cadence SPB 16_2 操作实现。 目录 一、 高速数字电路的基本知识3 1.1 高速电路的定义3 1.2 高速PCB 的设计方法3 1.3 微带线与带状线4 1.4 常见的高速数字电路5 1.4.1 ECL(Emitter Coupled Logic)射级耦合电路5 1.4.2 CML(Current Mode Logic)电流模式电路6 1.4.3 GTL(Gunning Transceiver Logic)电路6 1.4.4 TTL(Transistor Transistor Logic)电路7 1.4.5 BTL(BackPlane Transceiver Logic)电路7 1.5 信号完整性8 1.4.1 反射（Reflection ）8 1.4.2 串扰（Crosstalk ）8 1.4.3 过冲（Overshoot ）与下冲（Undershoot ）9 1.4.4 振铃（Ringring ）9 1.4.5 信号延迟(Delay) 9 二、 信号完整性分析和仿真流程 11 2.1 SpecctraQuest interconnect Designer 的性能简介 11 2.2 SpectraQuest(PCB SI)仿真流程 11 三、 仿真前的准备 13 3.1 IBIS 模型 13 3.1.1 IBIS 模型介绍 13 3.1.2 IBIS 模型的获取方法 14 3.1.2 验证IBIS 模型 14 3.2 预布局20 3.3 电路板设置要求（Setup Advisor ）23 3.3.1 叠层设置（Edit Cross-section ）24 3.3.2 设置DC 电压值（Identify DC Nets ）25 3.3.3 器件设置（Device Setup ）26 3.3.4 SI 模型分配（SI Model Assignment）27 四、 约束驱动布局35 4.1 预布局提取和仿真35 4.1.2 预布局拓扑提取分析37 4.1.3 执行反射仿真40 4.1.4 反射仿真测量42 4.2 设置和添加约束43 4.2.1 运行参数扫描43 4.2.2 为拓扑添加约束47 4.2.3 分析拓扑约束52 五、 布线后仿真53 5.1 后仿真53 5.2 反射仿真53 5.2.1 设置参数53 1 5.2.2 指定要仿真的网络53 5.2.3 执行仿真55 5.3