纳米CMOS工艺下集成电路可制造性设计技术-中国科学杂志社.PDFVIP

中国科学 E 辑 : 信息科学 2008 年 第 38 卷 第 6 期 : 968 ~ 978 SCIENCE IN CHINA PRESS 纳米CMOS 工艺下集成电路可制造性设计 技术 程玉华 北京大学上海微电子研究院, 上海 201203 E-mail: chengyh@ 收稿日期: 2008-01-10; 接受日期: 2008-04-09 国家自然科学基金资助项目(批准号: 摘要 简要讨论纳米 CMOS 工艺下集成电路的可制造性设计 关键词 (DFM)技术. 首先讨论纳米 CMOS 中与制造性有关的工艺和器件 可制造性设计(DFM) 问题, 然后探讨 DFM 需要的工艺和器件建模工作. 最后对包括有 基于成品率的设计 可制造性设计技术的集成电路设计流程和能较好地在大规模集成 纳米CMOS 集成电路设计 集成电路设计方法学 电路设计环境中开发设计/制造交互界面的有关EDA 做简单介绍. CMOS 设计技术平台 随着生活水平的持续提高和全球经济的稳定发展, 对于小尺寸、低价格和低功耗的电子产 品的需求急剧增加. CMOS 集成电路可以实现这些目标, 从而被广泛应用于各商业电子产品, 因而推动 CMOS 技术不断向先进工艺节点发展直到目前的纳米工艺技术阶段. 纳米工艺所制 造的芯片上晶体管数量大大增加, 极大地改进了芯片性能且减小了制造成本, 这使得纳米尺 寸CMOS 集成电路成为实现系统集成最具吸引力的技术. 然而如图 1所示, 纳米工艺下电路设 计(包括设计工具和掩膜制造) 的成本大大增加. 这样, 一次性流片成功从而节约成本便成为对 芯片设计者的基本要求. 此外, 如何改进芯片的成品率, 已经不再仅仅是芯片制造者的责任, 现在也转移到了芯片设计者的肩上. 如何提高成品率的问题必须在芯片设计的早期就要考虑. 传统上, 芯片成品率取决于电路设计过程中遵循设计规则的程度. 当工艺节点( 晶体管的 特征尺寸) 向更小尺寸迈进, 这种方法带来了许多问题. 在旧的工艺节点(0.18 μm 及以上) 中, 电路设计规则很简单, 仅用几页纸的设计手册即可将其定义和解释清楚. 但是, 先进工艺(0.13 μm 及以下)节点下的电路设计规则爆炸性地增加了 5 到 10 倍, 甚至有些时候某些设计规则之 间本身就相互冲突. 在 65 nm 和 45 nm 工艺节点下情形则变得更加复杂. 在纳米尺度技术节点 下, 成品率改进的问题并不能完全由所谓的“光学临近效应修正(OPC)”和“相移掩膜(PSM)”等 技术解决, 要求更精确地预测制造中可能出现的问题. 此外, 随着器件尺寸不断地缩小, 晶体 968 中国科学 E 辑: 信息科学 2008 年 第 38 卷 第 6 期 管表现出与微米尺度工艺节点下不同的电学特性. 如图 2 所示, 工艺参数、制造环境参数的剧 烈波动, 与随机效应一起成为成品率增强需要考虑的关键因素. 图 1 进入纳米CMOS工艺后设计成本逐渐增加[1] 图 2 工艺变异、系统和随机缺陷等成为高级技术节点下影响芯片成品率的关键因素[