700V外延LDMOS模型建立与参数提取.docVIP

700V外延LDMOS模型的建立与参数提取 摘要：本文借助二维数值模拟软件MEDICI对700V外延型LDMOS特性进行分析，对其电流饱和机理做了研究，在此基础上采用宏模型的建模方法，给出LDMOS的等效电路模型。并用参数提取软件Aurora，提取了相应得参数。在Cadence下仿真取得了较好的效果。 关键词：LDMOS，饱和栅压，等效电路模型 Building model and Extracting parameters of a 700V extension LDMOS Device Abstract: Analyses are made on the 700V extension LDMOS Device by using two-dimensional numerical simulator MEDICI and investing its saturation mechanisms of current. Basing on these facts, we use a sub-circuit model by the concept of macro model. And we extract parameters of it by using parameter extraction software Aurora. Good results are obtained when it is simulated in Cadence. Key words: LDMOS, Saturation voltage of gate, sub-circuit model 1 引 言 高压集成电路目前已被广泛应用于开关电源[1]、电机驱动、工业控制、汽车电子、日常照明、家用电器等领域。高压集成电路一般由高压和低压器件组成。高压器件中最为关键的设计就是LDMOS 的设计。为了能将设计出的LDMOS管用于电路的仿真，建立一个准确的LDMOS的模型就变得尤为关键。本文研究的LDMOS的结构，如图1。其耐压能力可达到近750V。 图1 LDMOS结构　　　　　　　　　　 　图2 LDMOS输出特性 2 LDMOS的特性分析 从输出特性的曲线（图2）上可以看出当栅压上升到一定值时，输出电流Id会出现饱和现象。假设此时的栅压为准饱和栅压Vgsat。则当VgsVgsat时Id随Vg的增大而增大，VgsVgsat时Vg增大Id基本不变。我们就这两种不同的工作状态，对LDMOS的工作原理进行分析。 2.1 低栅压下的工作情况（VgsVgsat） 低栅压下电流的饱和由沟道电子的速度饱和引起[2]。这是由于： （1）沟道很短，且由两次扩散形成，沟道中载流子浓度分布不均匀，在沟道发生夹断之前，沟道内载流子浓度最低处的电场强度就已经达到饱和，使得载流子速度发生了饱和。 （2）沟道载流子浓度低，较低的漏压就能使沟道发生速度饱和，此时的漏压尚不能使漂移区达到速度饱和。 一旦沟道内电子达到速度饱和后，继续增大漏压，并不能改变电流的大小。且漂移区中会有“包”出现（见图3）。图中实线代表电流线，虚线为耗尽层边界。 图3 Vgs=6V Vds=75V时的电流流向　　　　 图 4 Vgs=6v时, 不同漏压下的 　　　　　　　　　　　　　　　　　　　　　　 “包”出现区域电势分布 通过观察我们发现，“包”是由于栅以及覆盖于器件表面的场板，与其下方的漂移区之间存在MOS电容的关系而产生的。随漏压上升，漂移区表面的电势上升。在纵向电场的作用下，栅及场板下放的漂移区中载流子将发生耗尽，这导致电流导通区域变窄了。 从电学特性上分析，“包”的出现使得大部分增加的压降，落在“包”出现的区域内（见图4），漂移区后半部分的压降基本不变。且此时的输出电流已达到饱和（由沟道饱和电流决定），所以“包”的变化并不影响电流大小。随漏压升高耗尽更为显著，“包”会增大。相反随栅压上升表面耗尽减弱，“包”会缩小。“包”的边界与外延层同衬底间所形成的PN结的耗尽层边界相夹，决定了电流的导通区域。“包”的大小变化改变了电流的导通区域的截面积，使得LDMOS的漂移区电阻发生变化。这种由栅、漏压控制电流导通区域的情况类似JFET的效应，可用一个JFET器件来表示。 2.2 高栅压下的工作情况（VgsVgsat） 高栅压下的电流饱和是由漂移区中载流子速度饱和引起的。这是由于： 在漏压逐渐升高的情况下,漏下方的耗尽层将逐渐展宽，使得电流的导通区域变窄，漂移区的电阻值上升。当漏压增大到足够大时，且满足此时沟道区并未发生夹断或速度饱和的情况，载流子积累在N+漏附近，会形成类似pn结的空间电荷区，产生较大的电场。当电场值达到饱和速度电场临界值，便会引起速度饱和