VLSI设计工学5.pptVIP

VLSI設計工学５タイミング：　DSM時代の最大関心事の１つ（もう１つは消費電力） 回路における「配線の影響」が支配的なくらい大きい 寄生容量 抵抗 インダクタンス 100万ゲート以上 システムLSI 論理素子の遅延と回路の遅延 論理素子の遅延時間 入力が決まってから出力が決まるまでの時間 回路の遅延時間 入力が決まってから出力が決まるまでの時間 回路は論理素子を結合したものなので、論理素子の遅延の積算 論理回路のタイミング 回路の二つの信号の間の時間的な関係 論理素子の遅延時間 素子の入力が決まってから出力が決まるまでの時間 情報を光よりも高速に伝えることはできない 10 ps (ピコ秒、10-12 秒) ~ 10 ns (ナノ秒、10-9 秒) 配線の遅延時間 ゲートの出力 Y の変化が、Y に結合されているゲートの入力に伝わるまでの時間 配線の容量に起因 配線遅延の問題点 素子の配置、配線の終了後でないと評価不能 設計段階で評価できない 設計変更で対処しずらい 大きなバッファ、太い配線 素子の遅延よりも大きくなりつつある LSI の製造プロセスの微細化による ゲート遅延と配線遅延のモデル 遅延素子を用いたモデル化 遅延の積算時に考慮 配線遅延のモデル化 入出力対毎で遅延の異なる素子としてモデル化する 組合せ回路の最大遅延時間 フィードバックループがないので素子の遅延