实验二：时序逻辑电路设计.pdf

2011 年第五届东南大学PLD 竞赛——基于Altera DE0 平台的入门手册 实验二：时序逻辑电路设计 一、实验目的 1． 理解触发器和计数器的概念，掌握这些时序器件的Verilog HDL 语言程序设计的方法。 二、实验内容 1． 触发器（Ｄ型）； 2． 计数器（递增、递减）。 三、实验要求 1． 在Quartus II 环境下进行时序仿真； 2． 完成下载，在实验板上对程序进行验证，必要时可用示波器对波形进行观察。 四、实验步骤 1． D 触发器的实现 在各种复杂的数字电路中，不但需要对输入信号进行算术运算和逻辑运算，还经常需要将这些信 号和运算结果保存起来。因此，需要使用具有记忆功能的基本逻辑单元，能够存储一位信号的基本单 元电路就被称为触发器。根据电路结构形式和 控制方式的不同，可以将触发器分为 D 触发器、JK 触 发器、T 触发器等等。这里只介绍常用的Ｄ型触发器，其他类型触发器请有兴趣的同学自己实现。 在数字电路中，D 触发器是最为简单也是最为常用的一种基本时序逻辑电路，它是构成数字电路 系统的基础。大体可分为如下几类：基本的D 触发器；同步复位的D 触发器；异步复位的D 触发器； 同步置位/复位的D 触发器；异步置位/复位的D 触发器 下面先分别介绍各个D 触发器的具体工作原理，然后再介绍具体操作步骤。 （1）基本的D 触发器 在数字电路中，一个基本的上升沿D 触发器的逻辑电路符号如图3.1 所示，其功能表如表3.1 所示。 根据下面的电路符号和功能表不难看出，一个基本的D 触发器的工作原理为：当时钟信号的 上升沿到来时，输入端口D 的数据将传递给输出端口Q 和输出端口Q。在此，输出端口Q 和输出 端口Q 除了反相之外，其他特性都是相同的。 表3.1、D 触发器的功能表 D CP Q Q d q D Q X 0 保持 保持 clk qb X 1 保持 保持 CP Q 0 上升沿 0 1 图3.1 、电路符号 1 上升沿 1 0 下面给出具体操作过程： a． 利用向导，建立一个新项目，工程名为expe3，顶层文件名指定为basic_ddf； b． 新建一个Verilog HDL 文件，并输入源程序： module basic_ddf(d,clk,q,qd); 1 东南大学 电子科学与工程学院 2011 年第五届东南大学PLD 竞赛——基于Altera DE0 平台的入门手册 input d,clk; output q,qd; reg q,qd; always @(posedge clk) begin q=d; qd=~d; end endmodule c． 对源程序进行语法检查和编译； d． 进行时序仿真；